一年一度的ITC 活動在 9 月的最后一周舉行。小芯片、2.5D 和 3D IC 設(shè)計已經(jīng)引起了測試界的關(guān)注，Siemens EDA 在ITC上介紹了2.5D 和 3D IC DFT 的最新進(jìn)展。

DFT 挑戰(zhàn)

在 IC 設(shè)計的大部分歷史中，我們在一個封裝中使用了一個芯片，以及多芯片模塊 (MCM)。對于具有多個裸片的 2.5D 和 3D IC，您如何進(jìn)行單個裸片測試，然后使它們適用于最終封裝？

如果每個內(nèi)部裸片的 DFT 架構(gòu)彼此不同怎么辦？

是否有一種最佳方式來安排封裝中的芯片測試以減少測試時間？

2.5D 和 3D 小芯片

Tessent Multi-die

Siemens 的開發(fā)團(tuán)隊擴(kuò)展了他們的技術(shù)，使用TessentMulti-die支持 2.5D 和 3D IC 封裝。這種相同的方法現(xiàn)在將 2D 分層 DFT 擴(kuò)展到 2.5D 和 3D IC。以下是 2.5D 設(shè)備中三個小芯片的外觀：

IEEE 為 3D 堆疊 IC 的測試訪問架構(gòu)創(chuàng)建了一個標(biāo)準(zhǔn)，稱為IEEE 1838-2019。IEEE 1687 使用另一個標(biāo)準(zhǔn) IEEE 1149.1 定義了對嵌入在 IC 中的儀器的訪問和控制——帶有測試訪問端口。Tessent Multi-die 支持所有這些標(biāo)準(zhǔn)。

小芯片設(shè)計中的每個裸片都有一個邊界掃描描述語言 (BSDL) 文件，然后 Tessent Multi-die 會為您創(chuàng)建封裝級 BSDL。

IEEE 1838

這種以芯片為中心的測試標(biāo)準(zhǔn)于 2019 年 11 月獲得批準(zhǔn)，并允許將芯片作為多芯片堆棧的一部分進(jìn)行測試。使用靈活并行端口 (FPP) 以及芯片封裝寄存器 (DWR) 和測試訪問端口 (TAP) 連接 3D 芯片堆棧以進(jìn)行測試：

用于測試的 3D 堆棧

IEEE 1687 – 內(nèi)部 JTAG

這個 2014 標(biāo)準(zhǔn)有助于簡化嵌入在每個芯片中的儀器的使用。有儀器連接語言 (ICL) 和過程描述語言 (PDL) 來定義儀器。ATE 系統(tǒng)和內(nèi)部 JTAG 之間的流程如下所示：

IEEE 1687 流程

IEEE 1149.1 JTG

帶有測試訪問端口的邊界掃描標(biāo)準(zhǔn)可以追溯到 1990 年，而邊界掃描描述語言 (BSDL) 在 2001 年問世。該標(biāo)準(zhǔn)定義了指令和測試數(shù)據(jù)在芯片內(nèi)的流動方式。

IEEE 1149.1 JTAG

將所有這些測試標(biāo)準(zhǔn)結(jié)合在一起，我們可以看到 TessentMulti-die 如何連接到 3D 堆棧內(nèi)的每個小芯片。每個裸片內(nèi)內(nèi)核的測試模式和測試調(diào)度是通過 Tessent 流式掃描網(wǎng)絡(luò) (SSN) 完成的。

Tessent 流式掃描網(wǎng)絡(luò)

SSN 基本上將測試數(shù)據(jù)交付打包，將核心 DFT 和芯片 DFT 解耦，允許同時測試的核心獨立轉(zhuǎn)移。實際的好處是節(jié)省了 DFT 規(guī)劃的時間、更容易的布線和時序收斂，以及高達(dá) 4 倍的測試時間和體積減少。

Tessent SSN

總結(jié)

代工廠、設(shè)計、測試和 IEEE 之間的密切合作創(chuàng)造了一個充滿活力的 2.5D 和 3D 生態(tài)系統(tǒng)，所有技術(shù)都已到位，以推動半導(dǎo)體創(chuàng)新。Siemens EDA 擴(kuò)展了他們的 Tessent 軟件以迎接新的測試挑戰(zhàn)，同時使用 IEEE 標(biāo)準(zhǔn)。Tessent Multi-die 與所有其他 Tessent 產(chǎn)品和平臺集成，因此您不必將工具和流程拼湊在一起。

編輯：黃飛

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