目前，以5G、AI和汽車所帶來的數(shù)字化趨勢(shì)正將半導(dǎo)體市場(chǎng)推向新高。對(duì)廣大半導(dǎo)體行業(yè)企業(yè)而言，如何在數(shù)字化芯片設(shè)計(jì)與制造大潮來臨之際，迎頭趕上并占據(jù)優(yōu)勢(shì)地位方面，正面臨著新的挑戰(zhàn)和機(jī)遇，而在推動(dòng)半導(dǎo)體技術(shù)帶來變革的數(shù)十年里，EDA軟件是提升半導(dǎo)體設(shè)計(jì)生產(chǎn)力的基礎(chǔ)工具。

2022年12月27日，在中國(guó)集成電路設(shè)計(jì)業(yè)2022年會(huì)（ICCAD）上，西門子EDA中國(guó)區(qū)產(chǎn)品總監(jiān)牛風(fēng)舉先生發(fā)表了《西門子EDA——AI、5G&汽車芯片解決方案》的演講，介紹了為應(yīng)對(duì)5G、AI和汽車領(lǐng)域?qū)π酒岢龅男滦枨螅鏖T子EDA從芯片制造技術(shù)演進(jìn)、芯片設(shè)計(jì)規(guī)模演進(jìn)和片上系統(tǒng)復(fù)雜度演進(jìn)三個(gè)方面進(jìn)行的技術(shù)支撐和賦能。

先進(jìn)工藝技術(shù)演進(jìn)

過去幾十年來，半導(dǎo)體行業(yè)遵循摩爾定律不斷向前發(fā)展，目前從行業(yè)的進(jìn)度上來看，先進(jìn)制程技術(shù)將繼續(xù)演進(jìn)，新的工藝節(jié)點(diǎn)和3DIC技術(shù)將繼續(xù)支撐芯片的不斷微縮，3nm是行業(yè)正在突破的工藝節(jié)點(diǎn)。另外，行業(yè)也正在探索新的方法進(jìn)一步縮小芯片的尺寸。

但是隨著工藝節(jié)點(diǎn)進(jìn)入3nm及以下，芯片的設(shè)計(jì)復(fù)雜度和生產(chǎn)流程步驟不斷增加，芯片的初始良率大幅下降，甚至不到50%，良率成為PPA挑戰(zhàn)以外的一大新的挑戰(zhàn)。對(duì)此，西門子EDA認(rèn)為，需要從設(shè)計(jì)、測(cè)試和生產(chǎn)各環(huán)節(jié)對(duì)良率進(jìn)行把控。值得一提的是，如果能采用DFT的診斷驅(qū)動(dòng)良率分析技術(shù)（Diagnosis-Driven-Yield-Analysis），將會(huì)縮短85%的PFA循環(huán)時(shí)間。測(cè)試診斷正在驅(qū)動(dòng)良率的分析，這也是目前行業(yè)正在采用的做法之一，前十大半導(dǎo)體中至少有7家在依賴診斷驅(qū)動(dòng)良率分析技術(shù)（DDYA）來提高良率。

據(jù)西門子EDA中國(guó)區(qū)產(chǎn)品總監(jiān)牛風(fēng)舉的介紹，西門子EDA的Calibre平臺(tái)在提升良率方面有著卓越的成績(jī)。Calibre物理驗(yàn)證平臺(tái)涵蓋了Signoff級(jí)驗(yàn)證的Design、Mask以及芯片制造過程中所有驗(yàn)證步驟。Calibre的諸多產(chǎn)品可以幫助客戶實(shí)現(xiàn)端到端的良率問題把控，Calibre SONR 可以基于機(jī)器學(xué)習(xí)的工藝感知版圖的分析來主動(dòng)預(yù)防Pattern故障。

此外，Solido Variation Designer作為業(yè)界廣泛認(rèn)可的Variation-Aware良率驗(yàn)證解決方案，可以幫助客戶提高IP設(shè)計(jì)魯棒性，實(shí)現(xiàn)更加精準(zhǔn)的路徑延遲分析，高效解決復(fù)雜蒙特卡洛分析帶來的設(shè)計(jì)挑戰(zhàn)。Tessent Diagnosis的版圖感知和標(biāo)準(zhǔn)單元感知技術(shù)，結(jié)合Tessent YieldInsight的無監(jiān)督機(jī)器學(xué)習(xí)技術(shù)，可以找到最可能的缺陷分布并移除低概率懷疑點(diǎn)，從而提高分辨率和準(zhǔn)確性。

如下圖所示，西門子EDA通過在硅前、硅中和后硅三個(gè)階段進(jìn)行層層良率把關(guān)，進(jìn)而提升先進(jìn)制程的良率。

芯片設(shè)計(jì)規(guī)模的演進(jìn)

面對(duì)芯片設(shè)計(jì)規(guī)模越來越大，西門子EDA工具需要從電路的高階綜合、功耗優(yōu)化、測(cè)試成本壓縮以及3DIC異構(gòu)集成等方面進(jìn)行全方位的技術(shù)支撐。

隨著芯片設(shè)計(jì)驗(yàn)證復(fù)雜性的增加以及上市時(shí)間的壓力，RTL的驗(yàn)證及重用成本也在增加，為了簡(jiǎn)化并加快整個(gè)設(shè)計(jì)、驗(yàn)證流程，工程師們開始尋求在更高的抽象層級(jí)上進(jìn)行設(shè)計(jì)。對(duì)此，西門子EDA推出的Catapult HLS是業(yè)界唯一橫跨ASIC、FPGA平臺(tái)的C++ HLS工具，利用設(shè)計(jì)檢查、代碼和功能覆蓋以及形式驗(yàn)證，減少多達(dá)80%的驗(yàn)證時(shí)間和成本。Catapult HLS還整合RTL代碼功耗分析與優(yōu)化工具PowerPro，為芯片設(shè)計(jì)公司提供了低功耗設(shè)計(jì)優(yōu)化手段。目前Catapult HLS已經(jīng)幫助諾基亞快速部署5G設(shè)備到多個(gè)國(guó)家。

西門子EDA的mPower電源完整性解決方案能為模擬、數(shù)字和混合信號(hào)IC設(shè)計(jì)提供可擴(kuò)展的IC電源完整性驗(yàn)證。Esperanto公司表示，“在使用mPower之前，我們無法在1000 多個(gè)64位RISC-V的AI 芯片中一次性進(jìn)行全芯片的EM/IR 分析，mPower幫我們獲得了這種能力。”

測(cè)試成本壓縮產(chǎn)生的經(jīng)濟(jì)效益隨著芯片設(shè)計(jì)規(guī)模增大與日俱增，西門子EDA公司的Tessent Testkompress軟件在2001年面世，至今每年為整個(gè)半導(dǎo)體行業(yè)的測(cè)試成本節(jié)約上百億的美金。相較于傳統(tǒng)的非壓縮掃描鏈測(cè)試，目前TestKompress結(jié)合VersaPoint和SSN等新技術(shù)已經(jīng)可以提供高達(dá)上千倍的測(cè)試壓縮效果。

無疑，3D堆疊技術(shù)正成為應(yīng)對(duì)芯片規(guī)模越來越大的一大重要手段。通過以最低成本實(shí)現(xiàn)最高水平的硅集成和面積效率，3D堆疊技術(shù)的重要性正在提高。在支持3D IC設(shè)計(jì)方面，西門子EDA有一套成熟的端到端的EDA解決方案，結(jié)合其Xpedition, Hyperlynx和Calibre，Tessent技術(shù)，實(shí)現(xiàn)了快速有效的設(shè)計(jì)至GDS 簽核。例如，在芯片仿真驗(yàn)證階段，結(jié)合西門子HyperLynx和Calibre系列工具，可以處理die、package和PCB仿真的協(xié)同問題，而不再是專注于單一設(shè)計(jì)領(lǐng)域；在測(cè)試階段西門子EDA 推出了Tessent Multidie產(chǎn)品，為3D IC提供集成并且流暢的自動(dòng)化EDA解決方案，通過靈活而完備的測(cè)試組合，實(shí)現(xiàn)提高測(cè)試覆蓋率、降低測(cè)試成本、追蹤良率問題等目標(biāo)。

片上系統(tǒng)復(fù)雜度演進(jìn)

現(xiàn)在汽車行業(yè)正在邁向“新四化”，牛風(fēng)舉表示，從傳統(tǒng)汽車到下一代汽車的設(shè)計(jì)變遷中，發(fā)生了翻天覆地的變化：從傳統(tǒng)的只需要大量的ECU逐漸過渡到少量域控制器、百米量級(jí)的導(dǎo)線長(zhǎng)度轉(zhuǎn)變?yōu)?G+芯片內(nèi)的納米級(jí)導(dǎo)線、由毫秒級(jí)延遲變成皮秒(picosecond)級(jí)延遲、瓦量級(jí)的功耗降為微瓦量級(jí)的功耗。除此之外，相比消費(fèi)類的芯片車載計(jì)算機(jī)需要大算力和嚴(yán)格的安全功能驗(yàn)證。

牛風(fēng)舉表示，從計(jì)算機(jī)的核心芯片CPU到手機(jī)的核心5G芯片，計(jì)算能力和通信能力被集成到一顆芯片，車載類腦芯片的集成復(fù)雜度會(huì)進(jìn)一步演進(jìn)，計(jì)算能力、通信能力和控制能力在不遠(yuǎn)的將來會(huì)被集成到一顆芯片，因此，電子/電氣和機(jī)械協(xié)同設(shè)計(jì)是汽車數(shù)字化轉(zhuǎn)型時(shí)代的新趨勢(shì)。在這一形勢(shì)下，考驗(yàn)的是EDA廠商從芯片設(shè)計(jì)過渡到整體機(jī)電一體化系統(tǒng)方案的設(shè)計(jì)。針對(duì)車規(guī)級(jí)安全芯片，西門子EDA提供了功能安全、制造測(cè)試、系統(tǒng)測(cè)試端到端的完整的汽車芯片解決方案。

西門子EDA在汽車芯片功能安全領(lǐng)域的具體解決方案主要有：

Austemper Design Systems可以從安全分析、安全設(shè)計(jì)、安全驗(yàn)證三個(gè)方面對(duì)汽車芯片的功能安全保駕護(hù)航。

OneSpin基于形式化引擎的FMEDA自動(dòng)化方案是一套全面、統(tǒng)一的IC安全架構(gòu)驗(yàn)證和核查流程，能快速計(jì)算安全機(jī)制的診斷覆蓋率和其他ISO 26262指標(biāo)，極大減少對(duì)故障仿真的需求。

西門子EDA在汽車芯片制造測(cè)試領(lǐng)域的具體解決方案主要有：

Calibre全線產(chǎn)品都通過了ISO26262的資格認(rèn)證，確保汽車芯片能夠被安全制造。

Tessent MissionMode方案可以進(jìn)行在系統(tǒng)測(cè)試，其不僅支持上電自檢、斷電自檢，還可以定期在線測(cè)試；

Tessent車規(guī)級(jí)芯片自動(dòng)測(cè)試向量生成 (ATPG）解決方案可助力實(shí)現(xiàn)0 DPPM的目標(biāo)，目前25%的IC供應(yīng)商在生產(chǎn)中采用，且這一比例還在持續(xù)增長(zhǎng)。

西門子EDA在汽車芯片系統(tǒng)測(cè)試領(lǐng)域的具體解決方案主要有：

Tessent UltraSoC提供結(jié)構(gòu)化的監(jiān)控能力，可以對(duì)制造和功能方面的缺陷進(jìn)行防護(hù)，同時(shí)還可以防護(hù)黑客攻擊等。

西門子EDA的PAVE360涵蓋了汽車軟、硬件子系統(tǒng)、整車模型、傳感器數(shù)據(jù)融合、交通流量等場(chǎng)景，覆蓋智能城市的仿真環(huán)境，以數(shù)字孿生為核心為下一代汽車芯片的研發(fā)，提供跨汽車生態(tài)系統(tǒng)、多供應(yīng)商協(xié)作的綜合環(huán)境；

結(jié)語

AI、5G和汽車所帶來的數(shù)字化浪潮已經(jīng)無法抵擋，牢牢把握這一發(fā)展趨勢(shì)，西門子正在全速挺進(jìn)，從芯片的底層構(gòu)建創(chuàng)新的EDA底座，助力芯片這一數(shù)字化進(jìn)程。

編輯：黃飛

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