ASIC設(shè)計流程

一、確定項目需求

1. 確定芯片的具體指標：

物理實現(xiàn)

制作工藝（代工廠及工藝尺寸）；

裸片面積（DIE大小，DIE由功耗、成本、數(shù)字/模擬面積共同影響）；

封裝（封裝越大，散熱越好，成本越高）。

性能指標：

速度（時鐘頻率）；

功耗。

功能指標：

功能描述

接口定義

2. 系統(tǒng)級設(shè)計：

用系統(tǒng)建模語言（高級語言 如matlab，c等）對各個模塊描述，為了對方案的可行性進行驗證。

二、前端流程

1. RTL 寄存器傳輸級設(shè)計

利用硬件描述語言，如verilog對電路以寄存器之間的傳輸為基礎(chǔ)進行描述。

2. 功能驗證（動態(tài)驗證）：

對設(shè)計的功能進行仿真驗證，需要激勵驅(qū)動，是動態(tài)仿真。仿真驗證工具Mentor公司的 Modelsim， Synopsys的VCS，還有Cadence的NC-Verilog均可以對RTL級的代碼進行設(shè)計驗證，該部分稱為前仿真，接下來邏輯部分綜合之后再一次進行的仿真可稱為后仿真。

3. 邏輯綜合（Design Compile）：

需要指定特定的綜合庫，添加約束文件；邏輯綜合得到門級網(wǎng)表（Netlist）。

4. 形式驗證（靜態(tài)驗證）：

功能上進行驗證，綜合后的網(wǎng)表進行驗證。常用的就是等價性檢查方法，以功能驗證后的HDL設(shè)計為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。做等價性檢查用到Synopsys的Formality工具。

5. STA靜態(tài)時序分析：

在時序上進行分析，用到Synopsys的PT（Prime Time）工具，一般用在后端設(shè)計中，由版圖生成網(wǎng)表進行STA更準確一些；

STA滿足時序約束，得到最終的Netlist。

6. DFT（design for test）可測性設(shè)計：

為了在芯片生產(chǎn)之后，測試芯片的良率，看制作有無缺陷，一般是在電路中插入掃描連（scan chain）；

DFT是在得到Netlist之后，布局布線（Place and Route）之前進行設(shè)計。

三、后端流程

1. 布局布線（Place and Route）：

包括時鐘樹插入（布局時鐘線），布局布線用到Synopsys的IC Compiler（ICC）工具。

在布線（普通信號線）之前先布局時鐘線，即時鐘樹綜合CTS（Clock Tree Synthesis），用到Synopsys的Physical Compiler工具。

2. 寄生參數(shù)提?。‥xtrat RC）：

提取延遲信息

3. 靜態(tài)時序分析（STA）：

加入了布局布線延遲，更真實的時序分析

4. 版圖物理驗證：

DRC（設(shè)計規(guī)則檢查）、LVS（版圖一致性檢查）

工具：

Mentor：Calibre

Synopsys：Hercules

Cadence：Diva/dracula

5. 生成GDSII文件，Tap_off 流片

（注：整個IC設(shè)計流程都是一個迭代的過程，每一步如果不能滿足要求，都要重復(fù)之前的過程，直至滿足要求為止，才能進行下一步。）

IC設(shè)計流程相關(guān)名詞梳理（含各流程EDA工具梳理）

? ?

編輯：黃飛