芯片設(shè)計(jì)進(jìn)階之路—從CMOS到建立時間和保持時間

建立時間(setup time)和保持時間(hold time)是時序分析中最重要的概念之一，深入理解建立時間和保持時間是進(jìn)行時序分析的基礎(chǔ)。

在介紹建立時間和保持時間之前，我們從CMOS電路開始。

1. CMOS晶體管簡介

金屬-氧化物-半導(dǎo)體(Metal-Oxide-Semiconductor)結(jié)構(gòu)的晶體管簡稱MOS晶體管，有P型MOS管和N型MOS管之分。由MOS管構(gòu)成的集成電路稱為MOS集成電路，而由PMOS管和NMOS管共同構(gòu)成的互補(bǔ)型MOS集成電路即為 CMOS-IC（ Complementary MOS Integrated Circuit）

MOS管就相當(dāng)于一個開關(guān)，如下圖所示。

所以，NMOS需要輸入高電壓（邏輯1）才能導(dǎo)通，PMOS需要輸入低電壓（邏輯0）才能導(dǎo)通。可以認(rèn)為NMOS是“正開關(guān)”，PMOS是“反開關(guān)”。

現(xiàn)在的工藝中，主要使用的就是CMOS工藝，就是把PMOS和NMOS這兩類晶體管構(gòu)成一個單元，稱為CMOS單元或者反相器單元。

所以很多文章都在分析CMOS反相器，是因?yàn)镃MOS反相器就是CMOS電路的基本單元，或者說可以看作最小單元。

所以從CMOS反相器開始。

1.1 CMOS 反相器

反相器就算輸入位1，輸出位0；輸入為0，輸出為1. 實(shí)際的反相器沒有這么理想。

CMOS 反相器電路如下：

　當(dāng)左邊vI=0V時，vGND=0V，VTN截止，∣vGSP∣=VDD ，VTP導(dǎo)通，vO≈VDD，門電路輸出輸出高電平；在這個過程中，從VDD到接地GND這一個供電回路都沒有導(dǎo)通，因此理論上不存在電流從VDD流到GND，因此功耗為0.

　當(dāng)左邊vI=VDD時，VGND=VDD ，VTN導(dǎo)通，NMOS打開，∣VGSP∣=0V，VTP截止，PMOS關(guān)閉，vO≈0V，門電路輸出低電平，但是從VDD到接地GND這一個供電回路也沒有導(dǎo)通，因此理論上也不存在電流從VDD流到GND，因此功耗也為0。

如果將0V定義為邏輯0，VDD定義為邏輯1，將實(shí)現(xiàn)邏輯“非”功能。

所以理論上，CMOS進(jìn)行傳輸?shù)臅r候是沒有功耗的，但是實(shí)際情況肯定不可能沒有功耗，但是功耗會很小。所以在低功耗如此重要的今天，為什么CMOS能稱為主流就不奇怪了。

2. CMOS邏輯電路

2.1 CMOS 門電路

CMOS反相器就是一個非門，由非門可以組成與非門和或非門。

CMOS與非門(NAND)

CMOS 與非門電路及行為如下面圖所示：

a = 0， b=0時，上面并聯(lián)的PMOS導(dǎo)通，下面串聯(lián)的NMOS截止，輸出X=Vdd=1;
a = 0， b=1時，上面并聯(lián)的PMOS導(dǎo)通，下面串聯(lián)的NMOS截止，輸出X=Vdd=1;
a = 1， b=0時，上面并聯(lián)的PMOS導(dǎo)通，下面串聯(lián)的NMOS截止，輸出X=Vdd=1;
a = 1， b=1時，上面并聯(lián)的PMOS截止，下面串聯(lián)的NMOS截止，輸出X=Vdd=0;

可見，這個電路實(shí)現(xiàn)了與非功能。

CMOS或非門(NOR)

CMOS 或非門電路及行為如下面圖所示：

a = 0， b=0時，上面串聯(lián)的PMOS導(dǎo)通，下面并聯(lián)的NMOS截止，輸出X=Vdd=1;
a = 0， b=1時，上面串聯(lián)的PMOS截止，下面并聯(lián)的NMOS導(dǎo)通，輸出X=Vdd=0;
a = 1， b=0時，上面串聯(lián)的PMOS截止，下面并聯(lián)的NMOS導(dǎo)通，輸出X=Vdd=0;
a = 1， b=1時，上面串聯(lián)的PMOS截止，下面并聯(lián)的NMOS導(dǎo)通，輸出X=Vdd=0;

可見，這個電路實(shí)現(xiàn)了或非功能。

2.2 雙穩(wěn)態(tài)器件

雙穩(wěn)態(tài)器件是指穩(wěn)定狀態(tài)有兩種，一種是0，一種是1的器件；雙穩(wěn)態(tài)器件是存儲器件的基本模塊，雙穩(wěn)器件的的一種電路結(jié)構(gòu)是：交叉耦合反相器結(jié)構(gòu)，如下圖所示：

連個反相器連在一起,這就構(gòu)成了一個雙穩(wěn)態(tài)器件，為什么是雙穩(wěn)態(tài)呢？我們現(xiàn)在就來分析一下：

由于沒有輸入，于是我們就假設(shè)I1的輸出先為1，即Q=1；那么I2的輸入為1，Q’就為0，于是反饋給Q的輸入，導(dǎo)致Q的輸出為1，也就是使得Q的狀態(tài)穩(wěn)定為1，因此這個器件有一個穩(wěn)定的狀態(tài)為1.如下圖所示：

我們再假設(shè)I1的輸出先為0，即Q=0；那么I2的輸入為0，Q’就為1，于是反饋給Q的輸入，導(dǎo)致Q的輸出為0，也就是使得Q的狀態(tài)穩(wěn)定為0，因此這個器件還有一個穩(wěn)定的狀態(tài)為0.如下圖所示：

　由此可見，這種交叉耦合反相器的器件是雙穩(wěn)態(tài)器件。但是需要注意的是，電路有可能存在第三種狀態(tài)，也就是前面文章介紹過的亞穩(wěn)態(tài)。

為什么介紹雙穩(wěn)態(tài)器件呢？那是因?yàn)殒i存器、寄存器都是雙穩(wěn)態(tài)器件，它們都有兩個穩(wěn)定狀態(tài)1和0。正是因?yàn)樗鼈冇袃蓚€穩(wěn)定的狀態(tài)，因此才可以拿它們來存儲數(shù)據(jù)，也就是說雙穩(wěn)態(tài)電路（比如交叉耦合反相器、鎖存器和寄存器）可以存儲數(shù)據(jù)。

下面我們來看一下鎖存器和觸發(fā)器。

2.3 鎖存器（latch）

很顯然，上面的那種交叉耦合反相器沒有輸入，是存儲不了輸入的數(shù)據(jù)的了，因此就需要有輸入的類似“交叉耦合反相器”結(jié)構(gòu)的雙穩(wěn)態(tài)電路，這就是鎖存器。

鎖存器：不需要觸發(fā)信號，由輸入信號直接完成置0或置1操作。

最常見最基本的鎖存器是SR鎖存器，常用的鎖存器是D鎖存器。這里只介紹RS觸發(fā)器和D觸發(fā)器。

2.3.1 SR鎖存器

SR(Set-Reset)鎖存器，也叫基本RS觸發(fā)器是各種觸發(fā)器構(gòu)成的基本部件，也是最簡單的一種觸發(fā)器。SR鎖存器電路結(jié)構(gòu)和符號如下圖所示：

這里用的或非門搭建的SR鎖存器，同樣也可以用與非門搭建SR鎖存器，只需要把或非門換成與非門就可以了。

工作原理：

S端是置位端，S=1的時候把輸出Q置為1；

R端是復(fù)位端，R=1的時候把輸出Q復(fù)位成0；

當(dāng)S=0, R=0的時候，輸出Q的值就保持前一個狀態(tài)的值，也就是把原理的狀態(tài)鎖存了。

當(dāng)S=1, R=1的時候，根據(jù)與非門的特性，Q=0, Q=0, 這樣Q=Q；不符合輸出Q`=~Q的邏輯。所以S=1, R=1是不允許的狀態(tài)。這也是SR鎖存器的一個限制。

工程中，為了解除這個限制，一般都是把一個信號A接到S端同時把A通過一個反相器（非門）輸入到R端，這樣S，R就不可能同時為1了。

雖然SR鎖存器電路簡單，但是在應(yīng)用中有兩個缺點(diǎn)：

S,R不能同時為1；不夠方便；
鎖存的時間點(diǎn)不清楚，任何時刻，輸入都能直接改變輸出的狀態(tài)。也就是不知道什么時候鎖存了什么數(shù)據(jù)，沒有一個參考的時刻來確切的知道電路的狀態(tài)。

下面我們分析一下SR鎖存器的傳輸延時：

假設(shè)SR鎖存器的初始狀態(tài)是Q=0， Q`=1，與非門的傳輸延時是tpd。輸入信號波形如下圖所示：

S的下降沿到達(dá)后，經(jīng)過G1的傳輸延遲時間tpd，Q端變?yōu)楦唠娖剑?/li>
Q端高電平加到門G2的輸入端，再經(jīng)過門G2的傳輸延遲時間tpd, 使Q`變?yōu)榈碗娖剑?/li>
當(dāng)Q`的低電平反饋到G1的輸入端以后，即使S=0變成S=1，觸發(fā)器被置成q=1狀態(tài)也將保持下去。

可見，為保證觸發(fā)器可靠地翻轉(zhuǎn)，必須等到Q`=0的狀態(tài)反饋到G1的輸入端以后，S=0的信號才可以取消。

因此，S輸入的低電平信號寬度tw應(yīng)滿足tw≥2tpd。

同理，如果從R端輸入置0信號，其寬度也必須大于、等于2tpd。

可見，如果S,R端輸入的信號寬度很小，比如毛刺，那么輸出是不會改變的。SR鎖存器的結(jié)構(gòu)，在門控時鐘切換防毛刺中很有用，后面會寫一篇文章專門講一下這個電路。

2.3.2 D 鎖存器

為了解決SR鎖存器的缺點(diǎn)，改進(jìn)的結(jié)構(gòu)就是D鎖存器。

D鎖存器最大的特點(diǎn)是，引入了一個特殊信號——時鐘信號。

注意：時鐘信號首先是一個信號，它只是一個特殊的信號，由于它的特殊性和重要性，所以他才有了一個名字叫做時鐘信號，同樣的還有復(fù)位信號。在分析時鐘的時候，請不要忘記，時鐘信號首先是一個信號。

引入時鐘信號的作用是，作為參考和同步。因?yàn)闀r鐘是一個特殊的，高低電平循環(huán)的信號，它的行為是確定的，而且送給不同電路的時鐘信號是同一個。所以就能以它作為參考。

比如，引入時鐘信號后，D鎖存器就只能在時鐘有效的時候，S和R才能起作用，也就是給SR加了一個前提條件，這樣對照周期性的時鐘信號，就能明確知道鎖存的時間點(diǎn)了。

D鎖存器常見結(jié)構(gòu)和電路符號圖如下所示：

可以看到，D鎖存器可以分為前級門電路（兩個與門和一個非門）和后級SR鎖存器組成。

下面我們就來分析一下它的功能：

輸入是Clk和D，也就是輸入有四種可能：

·當(dāng)clk=0時，紅S紅R都為0，也就是SR鎖存器的輸入為00，根據(jù)SR鎖存器的功能，輸出Q和Q’將保持原來的狀態(tài)；因此clk=0時，不管D是什么，輸出Q和Q’都不隨D變化，只與原來的狀態(tài)有關(guān)，也就是保持。

·當(dāng)clk=1時，R=(1·D’)=D’；S=(1·D)=D。

也就是說，當(dāng)clk=1的時候，SR鎖存的輸入是互補(bǔ)的，不會出現(xiàn)S和R同時有效的情況。當(dāng)D=1時，S=1，置位有效，輸出Q=1；當(dāng)D=0時，R=1，復(fù)位有效，輸出Q=0；因此就可以知道，在clk=1時，輸出Q=D，也就是輸出等于輸入。

通過上面的分析，上面的D鎖存器結(jié)構(gòu)功能為：在clk=1時，數(shù)據(jù)通過D鎖存器流到了Q；在Clk=0時，Q保持原來的值不變。這樣的鎖存器也稱為透明鎖存器或者電平敏感鎖存器。

注意：這里說的電平敏感是指時鐘電平為1的時候，輸入才能引起輸出變化。

2.4 觸發(fā)器（Flip-Flop）

雖然鎖存器結(jié)構(gòu)簡單面積小，速度快，但是鎖存器是電平敏感的，在時鐘為高的時候，輸入信號的任何改變都會隨時引起輸出的改變，一個時鐘高電平期間可能會有多次改變。而且受布線延遲影響較大，很難保證輸出沒有毛刺產(chǎn)生。

為了改進(jìn)這個缺點(diǎn)，就發(fā)明了邊沿觸發(fā)器，邊沿觸發(fā)器最大的特點(diǎn)是邊沿敏感的，也就是僅取決于CLK的下降沿（或上升沿）到來時的輸入信號狀態(tài)，與在此前、后輸入的狀態(tài)沒有關(guān)系。這樣就提高可靠性，增強(qiáng)抗干擾能力。

最常見最簡單的觸發(fā)器就是D觸發(fā)器。

2.4.1 D 觸發(fā)器

D觸發(fā)器的結(jié)構(gòu)和電路符號圖如下所示：

D觸發(fā)器可以由兩個D鎖存器構(gòu)成，驅(qū)動時鐘的相位相反，前面的D鎖存器稱為主鎖存器，后面的D鎖存器稱為從鎖存器，因此D觸發(fā)器也可以稱為主從觸發(fā)器。

下面我們分析一下D觸發(fā)的功能（注意主鎖存器的時鐘是clock取反）：

假設(shè)要傳輸?shù)臄?shù)據(jù)D=D1：

在時鐘clk=0的時候，主鎖存打開進(jìn)行傳輸數(shù)據(jù)，把輸入傳送到從到從鎖存器的輸入端，即Qm = D1。然后clk從0→1的時候，主鎖存器準(zhǔn)備關(guān)閉，保持原來的值D1，與此同時從鎖存器準(zhǔn)備打開，把Qm的值傳輸?shù)捷敵鯭s，也就是Qs=Qm=D1。

在clk=1的時候，主鎖存器是關(guān)閉的，Qm保持D1不變，即Qm=D1；從鎖存器是打開的，Qs=Qm=D1。接著clk從1→0的時候，主鎖存器準(zhǔn)備打開，準(zhǔn)備傳輸數(shù)據(jù)；而從鎖存器準(zhǔn)備關(guān)閉。在clk=0的時候，主鎖存打開進(jìn)行傳輸數(shù)據(jù)，把輸入傳送到從到從鎖存器的輸入端，即Qm *= D2；與此同時，從鎖存器關(guān)閉，由于新的Qm即Qm*還沒有到達(dá)從鎖存器的D端，因此在從鎖存器關(guān)閉的時候，從鎖存器鎖存的是原來的值即D1，因此輸出Qs =D1。然后接下來上升沿就傳輸D2....

　　從上面的分析可以找到，D觸發(fā)器在時鐘上升沿的時候鎖存在時鐘上升沿采到的值，并且保持一個時鐘周期。這種在時鐘上升沿鎖存數(shù)據(jù)的觸發(fā)器稱為正邊沿觸發(fā)器，與此對應(yīng)的還有負(fù)邊沿觸發(fā)的觸發(fā)器，這里就不進(jìn)行介紹了。

由D觸發(fā)器延伸出去的知識點(diǎn)還有很多，比如寄存器：

寄存器（Register）由多個D觸發(fā)器構(gòu)成（一個D觸發(fā)器可以看做1位的寄存器）；寄存器可以看成是多位的DFF。

比如帶使能的觸發(fā)器：