VHDL源代碼：
?library ieee;????????????????????? --顯示器彩條發生器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity VGA is
?? port(clk,mode?? :in std_logic;??? --掃描時鐘/顯示模式選擇時鐘
??????? d,hs,vs,r,g,b:out std_logic);? --行，場同步/紅，綠，藍
end VGA;

architecture a of VGA is
??? signal hs1,vs1,fclk,cclk,divide_clk,dly:? std_logic;
??? signal mmode :std_logic_vector(1 downto 0);???? --方式選擇
??? signal cnt :std_logic_vector(2 downto 0);
??? signal fs :std_logic_vector(3 downto 0);
??? signal cc :std_logic_vector(4 downto 0);??????? --行同步/橫彩條生成
??? signal ll :std_logic_vector(8 downto 0);??????? --長同步/豎彩條生成
??? signal grbh :std_logic_vector(3 downto 1);????? --X 橫彩條
??? signal grby :std_logic_vector(3 downto 1);????? --Y 豎彩條
??? signal grbx :std_logic_vector(3 downto 1);????? --文字
??? signal grbt :std_logic_vector(3 downto 1);????? --圖案
??? signal grbp :std_logic_vector(3 downto 1);?????
??? signal grb? :std_logic_vector(3 downto 1);
??? signal x :integer range 0 to 800;
??? signal x1: integer range 0 to 800;
??? signal y1: integer range 0 to 600;
??? signal x2: integer range 0 to 800;
??? signal x3: integer range 0 to 800;
??? signal x4: integer range 0 to 800;
??? signal x5: integer range 0 to 800;
??? signal x7: integer range 0 to 800;
??? signal x8: integer range 0 to 800;
??? signal x9: integer range 0 to 800;
??? signal x10: integer range 0 to 800;
??? signal x11: integer range 0 to 800;

??? signal y2: integer range 0 to 600;
??? signal y3: integer range 0 to 600;
??? signal y4: integer range 0 to 600;
??? signal y5: integer range 0 to 600;
??? signal y6: integer range 0 to 600;
??? signal c: integer range 0 to 30;

相關電子資料下載

• 例說Verilog HDL和VHDL區別 212
• 如何使用SystemC做RTL和C/C++的聯合仿真呢？ 210
• 基于FPGA的USB接口控制器設計（VHDL） 251
• X態是什么？X態有什么危害？如何避免X態的產生？X態怎么處理？ 999
• fpga的開發流程有哪些步驟？fpga和嵌入式系統的區別在哪里？ 848
• 用VHDL語言創建一個8位算術邏輯單元(ALU) 473
• FPGA協處理的優勢有哪些？如何去使用FPGA協處理？ 1270
• 基于VHDL語言用FPGA制作SPI-ASI接口轉換器 1043
• FPGA開發語言的選擇 185
• 什么是DFX技術？DFX設計一定要執行設計規則檢查嗎？ 1674