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基于AES算法硬件優化及IP核應用

大小:0.90 MB 人氣:0 2017-11-02 需要積分:1

  根據AES算法的特點,從3方面對算法硬件實現進行改進:列混合部分使用查找表代替矩陣變換,降低算法實現的運算復雜度,采用流水線結構優化關鍵路徑一密鑰拓展,提升加密速度,利用FPGA定制RAM (BRAM)預存查找表進一步提升加密速度。優化后的AES算法在Virtex -6xc6vlx240T(速度等級-3)FPGA上實現,結果發現,AES算法共占用1 139個Slice,最大頻率達到443.99 MHz,通量達到56.83 Gbit/s,效率達到49.89 (Mbit/s)/Slice;然后,對AES算法進行接口邏輯聲明,將優化后AES算法封裝成自定制IP核;最后,采用基于NIOS II的SOPC技術,構建了一個嵌入式AES算法加密系統,實現了數據通信中的高速加密。

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