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電子不停車收費(fèi)系統(tǒng)（ETC）興起于80年代，主要適用于道路、大橋和隧道收費(fèi)站，由于過往車輛通過收費(fèi)站時(shí)無須停車便能夠?qū)崿F(xiàn)自動(dòng)收費(fèi)，大大改善了目前普遍存在的路橋收費(fèi)站停車收費(fèi)造成交通堵塞的惡劣狀況，受到各國政府和企業(yè)的廣泛重視，許多世界著名的電子公司競(jìng)相開始研制，先后在北美、歐洲、日本、澳洲、新加坡等地廣泛應(yīng)用，已經(jīng)成為智能交通的一大支柱產(chǎn)業(yè)。我國的ETC系統(tǒng)起步在上世紀(jì)90年代，主要靠引進(jìn)國外的先進(jìn)技術(shù)，雖然也取得了積極的效果，但由于起步晚，國內(nèi)公路ETC工作仍處于試驗(yàn)和探索階段。
整個(gè)ETC系統(tǒng)主要由車載單元（On board unit，OBU）與路邊單元（Road side unit，RSU）組成，OBU與RSU之間的短距離雙向通信屬于專用短程通信（DSRC-Dedicated Short Range Communications）協(xié)議規(guī)范的范疇，該協(xié)議中的物理層可配置為A和B兩個(gè)可選配置，其中配置A的上下行鏈路都定義為FM0，主要用于基本的ETC應(yīng)用。線路FM0解碼模塊是ETC系統(tǒng)基帶電路重要組成部分，這使得對(duì)FM0解碼器的研究和優(yōu)化提上日程。
本文介紹了在FPGA軟件環(huán)境下用高級(jí)硬件描述語言VHDL實(shí)現(xiàn)FM0解碼器設(shè)計(jì)，最終實(shí)現(xiàn)ETC系統(tǒng)中OBU和RSU中的FM0解碼模塊的邏輯功能。
1 FM0碼介紹
FM0編碼（即Bi-Phase Space）即為雙相間隔碼編碼，編碼規(guī)則是在每個(gè)碼元的開始、結(jié)束以及‘0’碼元正中間時(shí)刻發(fā)生跳變，其余時(shí)刻不變化。FM0編碼以其便于位同步提取、頻譜帶寬較窄、實(shí)現(xiàn)電路簡單而在短距離通信中得到了廣泛的應(yīng)用。編碼的示意圖如圖1所示。
圖1示出了代碼序列為10110001時(shí)，F(xiàn)M0碼的波形。圖1（a）是源代碼序列，圖1（b）是FM0碼的波形。比較圖1（a）和圖1（b）兩個(gè)波形可以看出，F(xiàn)M0碼實(shí)際上只要用一個(gè)與原始信號(hào)同步的時(shí)鐘信號(hào)的跳變沿（上升沿或下降沿）以及‘0’碼元對(duì)應(yīng)的跳變沿（上升沿或下降沿）觸發(fā)翻轉(zhuǎn)，即可完成數(shù)據(jù)編碼。
2 FM0解碼器的實(shí)現(xiàn)方案選擇
FM0解碼器的實(shí)現(xiàn)方法主要可分為以下3種：第一種是使用專用集成芯片；第二種是軟件編程實(shí)現(xiàn)，包括PC機(jī)和單片機(jī)；第三種是使用可編程邏輯器件實(shí)現(xiàn)，主要使用FPGA器件。目前市面上常用的FM0碼的解碼芯片比較少，例如STR715芯片，并且專業(yè)芯片的使用存在一定限制。軟件編程方法盡管具有硬件結(jié)構(gòu)簡單、功能靈活等特點(diǎn)，但程序運(yùn)行占用處理器資源多，執(zhí)行速度慢，對(duì)信號(hào)的延時(shí)和同步性不易預(yù)測(cè)，只適用于低速信號(hào)處理。使用FPGA器件實(shí)現(xiàn)FM0解碼，能夠有效綜合前兩種方法的優(yōu)點(diǎn)，因?yàn)镕PGA采用硬件處理技術(shù)，可反復(fù)編程，能夠兼顧速度和靈活性，并能并行處理多路信號(hào)，實(shí)時(shí)性能夠預(yù)測(cè)和仿真。由于解碼的算法多為邏輯運(yùn)算和時(shí)序運(yùn)算，采用靈活性極大的可編程邏輯器件FPGA完成FM0編解碼更適合。
作為ALTERA公司第四代可編程邏輯器件開發(fā)軟件，QuartusⅡ在設(shè)計(jì)流程的每個(gè)階段都提供了圖形模式和命令行模式等極為便利的輸入手段，具有快速的編譯和直接易懂的器件編程功能、對(duì)眾多種芯片的支持和百萬門級(jí)的設(shè)計(jì)能力。QuartusⅡ?yàn)镕PGA設(shè)計(jì)者提供了原理圖輸入、HDL輸入、圖形設(shè)計(jì)輸入、內(nèi)存編輯輸入等輸入方法。
整個(gè)ETC系統(tǒng)主要由車載單元（On board unit，OBU）與路邊單元（Road side unit，RSU）組成，OBU與RSU之間的短距離雙向通信屬于專用短程通信（DSRC-Dedicated Short Range Communications）協(xié)議規(guī)范的范疇，該協(xié)議中的物理層可配置為A和B兩個(gè)可選配置，其中配置A的上下行鏈路都定義為FM0，主要用于基本的ETC應(yīng)用。線路FM0解碼模塊是ETC系統(tǒng)基帶電路重要組成部分，這使得對(duì)FM0解碼器的研究和優(yōu)化提上日程。
本文介紹了在FPGA軟件環(huán)境下用高級(jí)硬件描述語言VHDL實(shí)現(xiàn)FM0解碼器設(shè)計(jì)，最終實(shí)現(xiàn)ETC系統(tǒng)中OBU和RSU中的FM0解碼模塊的邏輯功能。
1 FM0碼介紹
FM0編碼（即Bi-Phase Space）即為雙相間隔碼編碼，編碼規(guī)則是在每個(gè)碼元的開始、結(jié)束以及‘0’碼元正中間時(shí)刻發(fā)生跳變，其余時(shí)刻不變化。FM0編碼以其便于位同步提取、頻譜帶寬較窄、實(shí)現(xiàn)電路簡單而在短距離通信中得到了廣泛的應(yīng)用。編碼的示意圖如圖1所示。
圖1示出了代碼序列為10110001時(shí)，F(xiàn)M0碼的波形。圖1（a）是源代碼序列，圖1（b）是FM0碼的波形。比較圖1（a）和圖1（b）兩個(gè)波形可以看出，F(xiàn)M0碼實(shí)際上只要用一個(gè)與原始信號(hào)同步的時(shí)鐘信號(hào)的跳變沿（上升沿或下降沿）以及‘0’碼元對(duì)應(yīng)的跳變沿（上升沿或下降沿）觸發(fā)翻轉(zhuǎn)，即可完成數(shù)據(jù)編碼。
2 FM0解碼器的實(shí)現(xiàn)方案選擇
FM0解碼器的實(shí)現(xiàn)方法主要可分為以下3種：第一種是使用專用集成芯片；第二種是軟件編程實(shí)現(xiàn)，包括PC機(jī)和單片機(jī)；第三種是使用可編程邏輯器件實(shí)現(xiàn)，主要使用FPGA器件。目前市面上常用的FM0碼的解碼芯片比較少，例如STR715芯片，并且專業(yè)芯片的使用存在一定限制。軟件編程方法盡管具有硬件結(jié)構(gòu)簡單、功能靈活等特點(diǎn)，但程序運(yùn)行占用處理器資源多，執(zhí)行速度慢，對(duì)信號(hào)的延時(shí)和同步性不易預(yù)測(cè)，只適用于低速信號(hào)處理。使用FPGA器件實(shí)現(xiàn)FM0解碼，能夠有效綜合前兩種方法的優(yōu)點(diǎn)，因?yàn)镕PGA采用硬件處理技術(shù)，可反復(fù)編程，能夠兼顧速度和靈活性，并能并行處理多路信號(hào)，實(shí)時(shí)性能夠預(yù)測(cè)和仿真。由于解碼的算法多為邏輯運(yùn)算和時(shí)序運(yùn)算，采用靈活性極大的可編程邏輯器件FPGA完成FM0編解碼更適合。
作為ALTERA公司第四代可編程邏輯器件開發(fā)軟件，QuartusⅡ在設(shè)計(jì)流程的每個(gè)階段都提供了圖形模式和命令行模式等極為便利的輸入手段，具有快速的編譯和直接易懂的器件編程功能、對(duì)眾多種芯片的支持和百萬門級(jí)的設(shè)計(jì)能力。QuartusⅡ?yàn)镕PGA設(shè)計(jì)者提供了原理圖輸入、HDL輸入、圖形設(shè)計(jì)輸入、內(nèi)存編輯輸入等輸入方法。
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