在組合邏輯電路中，任一時刻的輸出信號僅僅由該時刻的輸入信號決定；而在時序電路中，任一時刻的輸出信號不僅與當時的輸入信號有關，而且與電路原來的狀態有關。也就是說，時序電路中除具有邏輯運算功能的組合電路外，還必須有能夠記憶電路狀態的存儲單元或延遲單元，也就是Latch & Flip-flop.

既然時序電路是有記憶功能地，那有幾個概念必須是要清楚的：輸入信號、輸出信號、激勵信號以及現態、次態及其轉換關系。

時序邏輯電路的基本模型可以用下圖表示：

其中，I=（I1，I2，I3，···Ii）為時序電路的輸入信號，O= （O1，O2，O3，···Oj）為時序電路的輸出信號，E=（E1，E2，E3，···Ek）為驅動存儲電路轉換為下一個狀態的激勵信號，而S=（S1，S2，S3，···，Sm）為存儲電路的的狀態信號，亦稱為狀態變量也就是現態。可以看到狀態變量S又反饋到組合電路的輸入端，與輸入信號I一起決定時序電路的輸出信號O，并產生對存儲電路的激勵信號E，從而確定其下一個狀態，即次態。這4組變量間可以列出三個向量函數形式的方程來表達：

O = f（I，S）;　　　　 輸出方程

E = g（I，S）;　　　　　　激勵方程

Sn+1 = h（E，Sn）;　　 狀態方程

時序電路是狀態依賴，故又稱為狀態機。我們只學習有限數量的存儲單元構成的狀態機，稱為有限狀態機（FSM:Finite State Machine）。有限狀態機也分為兩種：Mealy & Moore.

Mealy：

Moore：

可以看出如果時序邏輯的輸出不但取決于狀態還取決于輸入，稱為Mealy狀態機。而有些時序邏輯電路的輸出只取決于當前狀態，這樣的電路就稱作為Moore狀態機。

時序電路又可以分為異步時序電路和同步時序電路兩大類。簡單的說若電路中觸發器的時鐘輸入端沒有接在統一的時鐘脈沖上，或電路中沒有時鐘脈沖（如SR鎖存器構成的時序電路），電路中各存儲單元的狀態更新不是同時發生的，則這種電路稱為異步時序電路。根據電路是對脈沖邊沿敏感還是對電平敏感，異步時序電路又分為脈沖異步時序電路（由觸發器構成）和電平異步時序電路（由鎖存器構成）兩種。異步時序電路的狀態轉換取決于以任意時間間隔變化的輸入信號序列，各存儲單元的狀態轉換因存在時間差異而可能造成輸出狀態短時間不穩定，而且這種不穩定的狀態有時是難以預知的，常常給電路設計和調試帶來困難。與異步時序電路不同，同步時序電路中存儲電路狀態的轉換是在同一脈沖邊沿作用下同步進行的，也稱作時鐘同步狀態機。同步時序電路的存儲電路一般由觸發器實現，所有觸發器的時鐘輸入端都應接在同一個時鐘脈沖源上，不會出現不穩定的狀態。更重要的是，其電路的狀態很容易用固定周期的時鐘脈沖邊沿清楚的分離為序列步進，很容易分析和設計。

組合電路的邏輯功能可以用一組輸出方程來表示，也可用真值表和波形圖來表達。相應地，時序電路可用方程組，狀態表，狀態圖和時序圖來表達。方程組就包含了輸出方程組，激勵方程組和狀態方程組。一般的狀態圖表達的比較直觀。

同步時序電路的分析：

（1） 根據給定的同步時序電路列出下列邏輯方程組：

a， 對應每個輸出變量導出輸出方程，組成輸出方程組。

b， 對應每個觸發器導出激勵方程，組成激勵方程組。

c， 將各觸發器的激勵方程代入相應觸發器的特征方程中，得到各觸發器的狀態方程，從而組成狀態方程組。

（2） 根據狀態方程組和輸出方程組，列出電路的狀態表，畫出狀態圖或時序圖。

（3） 確定電路的邏輯功能，必要的話，可用文字詳細描述。

同步時序邏輯電路的設計：

（1） 有給定的邏輯功能建立原始的狀態圖和原始的狀態表，具體的做法是：

a，明確電路的輸入條件和相應的輸出要求，分別確定輸入變量和輸出變量的數目和名稱。

b， 找出所有可能的狀態和狀態之間的轉換關系。

c， 根據原始狀態圖建立原始的狀態表。

（2） 狀態簡化：原始的狀態圖/表中可能隱含了多余的狀態，去除它們，以減少觸發器和門電路的數量。狀態簡化式建立在等價狀態的基礎之上：如果兩個狀態作為現態，其任何相同輸入所產生的輸出及建立的次態均完全相同，則這兩個狀態稱為等價狀態。

（3） 狀態分配：對每個狀態指定一個二進制碼，也叫狀態編碼。這就涉及到編碼方式的不同電路的性能也就不一樣。

（4） 選擇觸發器類型。

（5） 確定激勵方程組和輸出方程組。

（6） 畫出電路圖，并檢查自啟動能力。

這些是基礎沒有這些是不行的，只有這些那是遠遠不夠的，之所以照著書寫這么多看似沒用的東西一是幫我建立一些基本概念，二是讓我沉下心來。接下來就是要練習，不斷的練習，代碼是堆出來的，當然更要進一步的學習、總結。