Rambus 緩沖芯片市場營銷副總裁 John Eble

　　回顧2020年，在新基建的驅動下，數據中心正迎來發展的新契機。這一趨勢加速推動了DDR向更快、更高效的新一代產品迭代，國內各大廠商紛紛布局DDR5內存并力推其廣泛商業化。2020年7月14日，JEDEC發布了DDR5 SDRAM標準，標志著整個行業即將向DDR5服務器雙列直插式內存模塊（DIMM）過渡。DDR5內存帶來了一系列重要改進，有望幫助下一代服務器實現更好的性能和更低的功耗。以下是DDR5內存的五大亮點。

　　數據傳輸速率提升至6.4 Gb/s

　　內存帶寬的需求增長是永無止境的，而DDR5可滿足對速度的不懈追求。DDR4 DIMM在1.6 GHz時鐘頻率下數據傳輸速率最高可達3.2 Gb/s，相比之下，最初版本的DDR5就將帶寬提高了50%，達到4.8 Gbps。DDR5內存的速率最終將比DDR4內存高出一倍，達到6.4 Gbps。在新增判決反饋均衡器（DFE）等新功能后，DDR5可實現更高的I/O速度。

　　更低的電壓帶來更低的功耗

　　DDR5內存的第二大改良是工作電壓（VDD）有所下降，進而帶來功耗的相應降低。采用DDR5之后，DRAM、緩沖芯片寄存時鐘驅動器（RCD）和數據緩沖器（DB）的供電電壓從1.2V下降到1.1V。不過，設計人員在設計產品時也需要注意，工作電壓（VDD）降低也意味著抗干擾裕量會變得更小。

　　全新的供電架構

　　DDR5內存的第三大改良是供電架構，這也是其中的一項重要變化。DDR5 DIMM將電源管理從主板轉移到了內存模塊本身，通過板載一個12V電源管理集成電路（PMIC）確保更加精細的系統電源負載。該電路會輸出1.1V的工作電壓（VDD），借助更好的板載電源控制優化信號的完整性和抗干擾能力。

　　通道架構更新

　　DDR5的另一大變化是采用了全新DIMM通道架構。DDR4 DIMM的總線為72位，由64個數據位和8個糾錯碼位組成。采用DDR5后，每個DIMM模塊都有兩個通道。每個通道均為40位寬：包括32個數據位，8個糾錯碼位。雖然數據位寬與上一代相同，總數都是64位，但DDR5的兩個通道彼此獨立，可提高內存訪問效率。此外，DDR5帶來了同一內存塊刷新的新特性。這一命令允許對每一內存塊組的一個內存塊進行刷新，而所有其他內存塊保持打開狀態，以繼續正常操作。因此，使用DDR5不僅意味著速率的大幅提升，其更高的效率還會放大數據速率提升所帶來的優勢。

　　在DDR5 DIMM架構中，DIMM模塊左右兩側各有一個獨立的40位寬通道，兩個通道共用寄存時鐘驅動器。DDR4中，寄存時鐘驅動器每側提供兩個輸出時鐘。而在DDR5中，寄存時鐘驅動器每側提供四個輸出時鐘。最大密度的DIMM可配備4個DRAM存儲器組，每5個DRAM存儲器（單面，半通道）為一組，可接收自己對應的獨立時鐘。每個單面半通道模塊對應一個獨立時鐘的架構能夠優化信號完整性，有助于解決VDD降低所導致的抗干擾裕量減小問題。

　　更高容量

　　支持更高容量的DRAM模組是DDR5內存的第五大亮點。利用DDR5緩沖芯片DIMM，服務器或系統設計人員可以在單裸片封裝模式下中使用高達64Gb的DRAM容量。而DDR4在單裸片封裝（SDP）模式下僅支持最高16Gb的DRAM容量。DDR5支持諸如片上糾錯碼、錯誤透明模式、封裝后修復和讀寫CRC校驗等功能，并支持更高容量的DRAM模組，這也意味著更高的DIMM容量。因此，DDR4 DIMM在單裸片封裝下的最大容量為64 GB，而DDR5 DIMM在單裸片封裝下的容量則高達256 GB，是DDR4的四倍。

　　綜合優勢

　　DDR5在其前代產品DDR4的基礎上進行了重大改進和優化，并在新的內存標準中引入了與提高速度和降低電壓相關的多種設計考慮，從而引發了新一輪的信號完整性挑戰。設計人員將需要確保主板和DIMM能夠處理更高的信號速度，并在執行系統級仿真時檢查所有DRAM位置的信號完整性。所幸的是，Rambus等供應商提供的DDR5內存接口芯片能夠有效降低主機內存信號負載，在不犧牲時延性能的前提下，使DIMM上的DRAM具有更高的速度和更大的容量。

　　值得慶幸的是，Rambus的DDR5寄存器時鐘驅動器（RCD）改善了從主機內存控制器發送到DIMM的命令和地址信號（CA）的信號完整性。其兩個通道的總線都通向寄存時鐘驅動器，然后呈扇形散開到DIMM的兩側，有效減少了主機內存控制器觀察到的CA總線負載。Rambus的DDR5數據緩沖（DB）芯片將減少數據總線上的有效負載，從而在不犧牲時延性能的情況下，使DIMM上的DRAM具有更大的容量。

　　作為享譽業界的信號完整性（SI）和電源完整性（PI）領導者，在過去30余年中Rambus始終致力于為市場上最高性能的系統提供解決方案。Rambus DDR5內存接口芯片組可幫助設計人員充分利用DDR5的優勢，應對更多數據、全新CA總線和更高時鐘速度帶來的信號完整性挑戰。