導(dǎo)讀：

DDR4全稱，DDR4-DRAM，與其他DDRDRAM一樣，是當(dāng)前電子系統(tǒng)架構(gòu)中使用最為廣泛的的RAM存儲(chǔ)器。 這句話可以分解出3個(gè)關(guān)鍵字：存儲(chǔ)器、DRAM、DDR4。

存儲(chǔ)器： 先說(shuō)存儲(chǔ)器，說(shuō)到存儲(chǔ)，顧名思義，它是個(gè)動(dòng)詞，以生活為例，假如有個(gè)酸奶，你不想吃的時(shí)候，將酸奶存到某冰箱、某層、某個(gè)位置，當(dāng)你想吃的時(shí)候，在某冰箱、某層次、某個(gè)位置中取出該酸奶。 這個(gè)過(guò)程，我們稱為存儲(chǔ)，結(jié)合生活，我們可以看到存儲(chǔ)要有3個(gè)關(guān)鍵動(dòng)作： 1、酸奶放哪了，你得知道。如果不知道放哪了，酸奶就跟丟了一樣。這個(gè)過(guò)程，映射到電子領(lǐng)域中，稱為“尋址”。 2、存儲(chǔ)酸奶、取出酸奶。你需要先走到某冰箱跟前，拉開(kāi)某層抽屜，在具體某個(gè)位置，拿出酸奶，這個(gè)過(guò)程，映射到電子領(lǐng)域中，稱為“讀/寫” 3、酸奶放到那個(gè)位置，在需要的時(shí)候，得還能吃。這個(gè)過(guò)程，映射到電子領(lǐng)域中，稱為“數(shù)據(jù)保存”。 所以，概括一下，存儲(chǔ)器就是“可以尋址”、“能讀寫數(shù)據(jù)”、“能保存數(shù)據(jù)”的一種電子器件。

DRAM： 我們?cè)僬f(shuō)說(shuō)DRAM。DRAM全稱Dynamic Random Access Memory，翻譯過(guò)來(lái)為動(dòng)態(tài)隨機(jī)讀取存儲(chǔ)器。所謂隨機(jī)，指的是“想存哪個(gè)位置，就存哪個(gè)位置”，聽(tīng)起來(lái)很自由，很靈活。所謂動(dòng)態(tài)，指的是保存數(shù)據(jù)過(guò)程中，需要不斷的補(bǔ)充電量，聽(tīng)起來(lái)很耗電，很費(fèi)勁，為啥我們還要用DRAM結(jié)構(gòu)？因?yàn)樵陔娐方Y(jié)構(gòu)上，DRAM結(jié)構(gòu)比SRAM簡(jiǎn)單很多。

DDR： 最后說(shuō)說(shuō)DDR。我們聊到DDR，大家都會(huì)聯(lián)想到存儲(chǔ)器，但是實(shí)際上DDR并不指代存儲(chǔ)器，DDR實(shí)際是一種技術(shù)，全稱Double Data Rate，翻譯過(guò)來(lái)為雙倍速率，只是這都技術(shù)廣泛使用在DRAM上，所以人們習(xí)慣將DDR代指為存儲(chǔ)器，所以在后續(xù)的硬件設(shè)計(jì)過(guò)程中，在其他總線上看到DDR，請(qǐng)不要驚慌，因?yàn)槟憧吹降腄DR可能不一定和存儲(chǔ)有關(guān)。 那雙倍速率指的是什么？我們可以簡(jiǎn)要說(shuō)下，初代存儲(chǔ)器在讀寫數(shù)據(jù)時(shí)，每次都在時(shí)鐘信號(hào)從低變高或從高變低時(shí)，采樣數(shù)據(jù)，在1個(gè)時(shí)鐘周期，只能采樣1個(gè)數(shù)。后續(xù)聰明的人類在時(shí)鐘從低到高時(shí)，采樣一個(gè)數(shù)據(jù)，時(shí)鐘從高到低時(shí)，再采樣1個(gè)數(shù)據(jù)，一個(gè)時(shí)鐘周期，可以采樣2個(gè)數(shù)據(jù)。所以讀寫速度比以前快了2倍。這種技術(shù)手段，就指的是DDR。 所以，概括下：DDR4-DRAM是第四代支持雙數(shù)據(jù)讀取，支持隨機(jī)位置存取的靜態(tài)存儲(chǔ)器。

DDR4-DRAM的工作原理： 一顆DDR4芯片的內(nèi)部功能框圖如下

其引腳按照功能可以分為7類：前3類為電源、地、配置。

后4類為：控制信號(hào)、時(shí)鐘信號(hào)、地址信號(hào)、數(shù)據(jù)信號(hào)

一、DDR4 信號(hào)完整性測(cè)試新要求

在 DDR4 規(guī)范 JESD79‐4 中，對(duì)物理層信號(hào)測(cè)試要求有：DQ 眼圖模板測(cè)試、抖動(dòng)分析、電氣特性測(cè)試，時(shí)序測(cè)試。相比 DDR3，DDR4 對(duì)眼圖測(cè)試和抖動(dòng)測(cè)試提出了新的要求。

抖動(dòng)測(cè)試

在 DDR3 的測(cè)試中，對(duì) Clock 的抖動(dòng)的測(cè)試要求是：Period Jitter、Cycle‐Cycle Jitter、Duty Cycle Jitter。DDR3 的 Spec 中做了這樣的推算：如果你的內(nèi)存滿足了規(guī)范要求的所有電氣特性和時(shí)序特性，就可以一直正常的運(yùn)行。現(xiàn)實(shí)狀況下，這是沒(méi)有考慮其他因素的理想情況，像隨機(jī)抖動(dòng)等也會(huì)影響產(chǎn)品的工作，而 DDR3 都沒(méi)有對(duì)這些進(jìn)行測(cè)試。

DDR3 Clock 抖動(dòng)測(cè)試

在 DDR4 的規(guī)范中，采用了更實(shí)際的方法來(lái)考慮這些因素，測(cè)試要求包含了隨機(jī)抖動(dòng) Rj 和確定性抖動(dòng) Dj，在規(guī)范中，總體抖動(dòng) Tj 被定義為在一定誤碼率下的確定性抖動(dòng) Dj 和隨機(jī)性抖動(dòng) Rj 的和，對(duì)抖動(dòng)做了分解。

DDR4 Clock Jitter 要求

Lecroy Qualiphy‐DDR4 Jitter 測(cè)試結(jié)果

眼圖模板測(cè)試

在 DDR3 測(cè)試中，眼圖只是作為一個(gè) Debug 的手段，不是強(qiáng)制要求測(cè)試，而且沒(méi)有模板。但是在 DDR4 中，要求進(jìn)行 DQ 輸入接收端眼圖模板測(cè)試，下圖是眼圖模板的定義，在 DDR4‐2133 及以下頻率，TdIVW_total 和 TdIVW_dj 相等。VdIVW_total 和 VdIVW_dV 相等，從本質(zhì)上，現(xiàn)在還沒(méi)有在模板中定義隨機(jī)成分。

DDR4 眼圖模板定義

DDR4 DQ 眼圖

二、DDR4 信號(hào)完整性測(cè)試挑戰(zhàn)

DDR4 的速率提升一倍，同時(shí)信號(hào)電壓降低也接近一倍，這對(duì)測(cè)試探測(cè)技術(shù)提出了更高的要求。

DDR4 規(guī)范中的所有測(cè)試都是定義在 BGA 或者 DIMM 的管腳處，但是，在很多時(shí)候，我們很難直接探測(cè)到 BGA 管腳處，這樣測(cè)出來(lái)的結(jié)果誤差會(huì)非常大，解決方案是使用 Interposer 夾具或者虛擬探測(cè)技術(shù)，探測(cè)到理想點(diǎn)的波形。

下圖是使用 Virtual Probe 測(cè)試 DQS 和 DQ，上方是實(shí)際測(cè)試點(diǎn)的波形，下方是使用Virtual Probe測(cè)試到的BGA處的信號(hào)波形，可以很明顯的看到，反射被去除了，這樣測(cè)試結(jié)果更加準(zhǔn)確。

三、DDR4 測(cè)試點(diǎn)選取原則

DDR測(cè)試點(diǎn)選取的一般原則，即：測(cè)讀信號(hào)盡量靠近CPU，測(cè)量寫信號(hào)盡量靠近RAM。

首先，考慮到走線對(duì)信號(hào)的衰減，一般在靠近芯片的接收側(cè)對(duì)信號(hào)進(jìn)行量測(cè)，這樣，“看”到的信號(hào)和芯片“看”到的信號(hào)會(huì)更加接近。

其次，這樣也會(huì)減小反射。

探頭的接入或多或少會(huì)導(dǎo)致接入點(diǎn)的阻抗產(chǎn)生變化，原本100Ω左右的差分對(duì)走線在探頭連接處變成其他的值（例如50Ω），這樣信號(hào)會(huì)在這個(gè)點(diǎn)產(chǎn)生反射。一般DDR的接收端阻抗的連續(xù)性沒(méi)有發(fā)送端好，所以信號(hào)在接收端也會(huì)產(chǎn)生反射。

如果信號(hào)前進(jìn)過(guò)程中兩個(gè)反射點(diǎn)離得比較遠(yuǎn)，距離(單位為inch)>信號(hào)的上升時(shí)間(單位為ns)，會(huì)對(duì)信號(hào)產(chǎn)生比較明顯的影響，如果量測(cè)到的信號(hào)在上升沿有回溝或者在信號(hào)高低電平中間有凹陷，這些都是多次反射造成的。

建議探頭的連接點(diǎn)在DDR信號(hào)的接收端，能減少這樣多次反射帶來(lái)的影響。

四、DDR4 信號(hào)完整性測(cè)試案例

(1) DDR4測(cè)試項(xiàng)目及測(cè)試結(jié)果：

(2) 測(cè)試設(shè)備及標(biāo)準(zhǔn)：

(3) 測(cè)試圖片及結(jié)果：

Power Test

Power Test Spec& Result?

CLK Timing

CLK Timing Test Spec?

CLK Timing Test? Result?

CAS_n Timing Test

CAS_n Timing Test Result?

RAS_n Timing Test

RAS_n Timing Test Result?

WE_N Timing Test

WE_n Timing Test Result?

A10 Timing Test

A10 TimingTest Result?

A5 Timing Test

A5 TimingTest Result?

BA0 Timing Test

BA0 TimingTest Result

BG0 Timing Test

BG0 TimingTest Result?

Write? Timing Test

DQS2? Write? Preamble? tWPRE

DQS2 Falling Setup To From CKRising tDSS

DQS3 Write Postamble tWPST

DQS3 Falling Setup Hold From CK Rising tDSH

DQ16?Input Set Time tDS?

DQ16?Input Hold Time tDH

DQ23?AC Input Pules Width tDIPW

DQ23?AC input swing pk-pk

DQ27AC InputPules Width tDIPW

DQ28?Input?Set Time tDS

DQ28?Input?Hold Time tDH

Write?Data Test?Result

Read Timing Test

DQS2 Read Preamble tRPRE

DQS3 Read Postamble tRPST

DQ16 Output Hold Time From DQS2 tQH

DQ23 Output Hold Time From DQS2 tQH

DQ27OutputHoldTime From DQS3 tQH

DQ28 Output HoldTime From DQS3 tQH

Read Data Test Result

啟威測(cè)實(shí)驗(yàn)室提供DDR2/3/4/5信號(hào)完整性測(cè)試及一致性驗(yàn)證。

編輯：黃飛

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