前言

DDR是當前最常用的存儲器設計技術之一，其高速、低功耗的特性滿足了眾多消費者的需求。隨著傳輸速度的加快，DDR的設計和驗證難度呈指數上升。對于硬件設計人員來講，DDR的高速率非常容易引起一系列信號完整性問題，引發包括時序沖突、協議背離、時鐘抖動以及由其他總線引發的錯誤等其它問題。

下一代DDR解決方案必須支持高可靠的信號完整性和電源完整性、更低損耗、更低噪聲、更低能耗。如何應對新的DDR5引入的一系列挑戰?如何實現DDR系統高速互連仿真?有沒有一種可靠的方法，降低驗證成本，在投板前提前規避風險，從而加快產品上市的進程?

DDR市場概況

存儲器件在計算機、服務器、汽車與消費電子產品上可謂無所不在。其中 DDR SDRAM(雙數據率同步動態隨機存取存儲器)是最常用的存儲器技術。DRAM 按照產品分類主要分為DDR、LPDDR(低功耗)和GDDR。其中，DDR使用最廣，主要應用于服務器和PC端;LPDDR主要應用于手機端;GDDR的主要應用領域為圖像處理領域。

數據時代、云計算市場的快速發展，帶動服務器與存儲市場的加速崛起。預計2022年全球DRAM市場的總收入可達到915.4億美元。隨著產品標準的更新，從DDR1到DDR5，能耗越來越低，傳輸速度越來越快、存儲容量也越來越大。2021年，基于DDR5的模組已在服務器、PC 等下游應用中投入使用。

DDR互連仿真的挑戰

1.集成異構封裝的電磁場求解難度加大

高速計算的需求推動先進的封裝和集成技術來實現更高的存儲密度，從而減少計算與存儲之間的延遲以滿足高性能計算需求。異構集成的引入對設計人員提出了更高的技術挑戰，封裝結構從常規的FilpChip、Wirebond升級到3DIC，此時的3D場分布復雜化，大量高速內存互連線需要強大的三維全波電磁仿真引擎進行快速分析。傳統RC提取工具已無法滿足精度要求，主流電磁仿真引擎工具又無法解決芯片納米級到封裝厘米級的跨尺度仿真問題，同時異構集成帶來的超大規模仿真問題也更加明顯。

2.并行接口引入復雜的串擾風險

DDR是典型的源同步時鐘，其信號引腳主要有差分時鐘、時鐘使能、片選、地址、數據、數據選通等。多組數據、地址等信號在封裝、過孔位置互相耦合，相互之間的串擾信號綜合疊加在每一根信號線上。從傳輸路徑來分析，當頻率增大后，傳輸線和過孔的寄生效應變得異常復雜，寄生電感值、電容值必須要依賴3D建模來求解。DDR信號數量多，且走線密集，隨著信號速率的增加，傳輸線之間的串擾也會隨之增加。DDR顆粒的引腳布局特點常常使得多個信號臨近只有一個GND引腳，這些信號共用同一個返回路徑，進一步增加了相互串擾的風險。由于數據信號碼型和傳輸相位的不停變化，DDR上的串擾信號隨時都在發生變化，如果依賴測量僅可以得到某一特定時刻的波形數據，這難以評估最惡劣情況的信號波形。

3.抖動、碼間干擾(ISI)導致時序裕量降低

抖動可以分為隨機抖動(Rj)和確定性抖動(Dj)，隨機抖動的來源主要是熱噪聲、電噪聲等，與器件半導體特性和供電噪聲都有關聯;確定性抖動的來源包含開關電源噪聲、串擾、反射、電磁干擾等，與電路設計有關，傳輸線路的阻抗不連續、過孔殘樁引入的反射、開關電源耦合在信號上的干擾都是確定性抖動過大的因素。隨著數據速率的提高，數據位寬已經小于300ps，抖動(Jitter)的大小相對于單位位寬變得無法忽視。如何通過仿真優化，提前識別芯片和通道引起的抖動噪聲，成為未來DDR設計的難題。

為了滿足更高容量、更多功能特性，控制器通常會集成復雜的功能模塊，這直接導致DDR布線復雜化，鏈路長度達到5inch，甚至更長。隨著頻率增高，傳輸線的損耗隨之增大，信號的衰減和碼間干擾影響變得更加嚴重，導致BGA管腳位置的眼圖基本閉合，無法依賴測量獲取眼高和眼寬數據。DDR5標準引入了可調節的增益和數字反饋均衡來抑制碼間干擾對相鄰Bit位的影響。與SerDes的DFE不同，DDR數據信號通過時鐘信號采樣，這就需要改進新的仿真技術去適配。如何確定最優的均衡、加重參數?如何衡量閉合眼圖的DDR數據信號可靠性?成為DDR設計即將面臨的新問題。

4.電源噪聲惡化DRAM傳輸可靠性

DDR5 傳輸速率達到6.4Gbps，工作電壓從1.2V降低到1.1V。低壓大電流應用下，芯片的電源紋波很難通過經驗數據來做控制。封裝結構復雜化，硅基材料的DC壓降增大，供電網絡(PDN)的電阻特性都直接影響電源的濾波性能。DDR 在運行狀態下，快速地切換電流將會使電源層和接地層上與頻率相關的電抗阻抗發生相互作用，引起高頻的電源噪聲，影響控制器的驅動電流，引起幅度和時間抖動，導致信號眼圖趨于閉合。采用最低代價的電源濾波網絡設計方案來抑制電源噪聲，成為DDR可靠運行的關鍵。

綜上所述，在DDR互連設計中我們將面臨“集成異構封裝的電磁場求解難度加大;并行接口引入嚴重的串擾風險;抖動、碼間干擾(ISI)導致時序裕量降低;電源噪聲惡化DRAM傳輸可靠性”等諸多挑戰。接下來，我們將為您介紹芯和DDR互連仿真解決方案是如何應對上述難題的。

芯和DDR互連仿真解決方案

在DDR設計流程中，設計者通過前仿真、后仿真、仿真確認與測試驗證四個階段，保證DDR設計的可靠性。

1)在前仿真階段，主要確定DDR的預布線方案，通常需要確定DDR的顆粒選型和鏈路拓撲結構，制定PCB設計規則。芯和的ViaExpert工具可以便捷的實現BGA管腳、連接器、耦合電容等區域的過孔優化。通過芯和的ChannelExpert工具將DDR的控制器、顆粒IBIS模型與預估的鏈路無源模型級聯到一起，進行DDR信號波形的前仿真評估。

2)在后仿真階段，主要確認版圖Layout設計的合理性。將PCB的版圖文件導入到芯和的HermesPSI工具，創建3D模型，提取版圖的頻域S參數，分析鏈路的插損、串擾、阻抗一致性等問題。

3)在仿真確認階段，將這些S參數與DDR控制器和顆粒的IBIS模型組合在一起，采用統計、瞬態等方法分析DDR的時序裕量、眼圖等，確定DDR設計是否滿足芯片的要求。

4)在測試驗證階段，為了保證后續量產的可靠性，不僅需要測試DDR的功能特性，對無源通道的插損、回損、阻抗的測試驗證也必不可少。設計者可以結合SnpExpert工具分析DDR協議的一致程度，也可以通過時域仿真確定控制器和顆粒最佳的均衡(EQ)參數配置。

圖1：DDR的SI和PI綜合解決方案

1. 如何快速提取DDR通道參數

在DDR相關的封裝和PCB設計階段，設計者需要抽取版圖的參數確認設計的合理性。復雜的版圖結構，經常會引起阻抗一致性、串擾隔離度增大等問題。現代高頻設計越來越受空間限制，封裝變得越來越復雜。電路板為了實現低成本，通常選擇便宜的板材，較低的層數，導致DDR通道余量降低。這些，都需要精確分析IC、封裝、電路板互連之間的寄生相互作用。

如何通過芯和仿真工具快速提取DDR通道參數?芯和半導體針對控制器封裝和印制板兩種場景，提供了三維電磁提取頻域參數的仿真工具。

Metis 是一款應用于先進封裝聯合仿真的EDA平臺，它提供了便捷的芯片設計工具與封裝設計工具集成工程，通過簡單的模型配置，結合針對特性模型優化算法來快速精準地完成仿真求解;Metis內嵌的三維全波高精度電磁仿真可以完全滿足異構集成中高速應用精度要求，并可以跨尺度仿真。

圖2：HBM 2.5D封裝參數提取仿真案例

板級DDR的數據、地址信號接口數量龐大，采用常規的有限元分析，通常效率低下。此時，可以采用Hermes PSI集成的信號拓撲提取和快速版圖參數提取功能，提取版圖的S參數，分析插損、回損、阻抗的波形，并實現與DDR協議標準的比對;進一步檢查PCB無源通路設計的合理性，優化版圖布線，確定延遲和拓撲結構。Hermes PSI簡化了PCB和封裝版圖導入的流程，通過簡單設置需要提取的DDR通道網絡名，用戶就可以快速抽取多根DDR信號線的頻域參數。相比有限元分析工具，Hermes PSI提取效率更高，對于一個8bit的DDR總線，可以將仿真時間從半天減少為1個多小時。

圖3：DDR板級參數提取仿真案例

2. 如何精準實現DDR時域分析

DDR4總線設計需要充分考慮從發送端、過孔、連接器以及傳輸線到接收端整個完整的通信鏈路，不僅僅是鏈路的頻域特性，也需要結合芯片和顆粒的IBIS模型、AMI模型、傳輸線模型和S參數等進行精確的時域仿真分析，從而判斷時序裕量和信號延遲等問題。傳統的SPICE時域仿真方法，通常需要配置多端口的碼型、時序等，在多端口情況下的S參數和傳輸線級聯的精度，信號間的相位影響很難控制。傳統的DDR時域仿真，需要將多片顆粒的多根信號線，一根根的連接到一起創建原理圖拓撲結構，做進一步的時域仿真。復雜的數據、地址網絡結構，很容易導致設計錯亂，也不便于后續的模型檢查。

如何通過芯和仿真工具實現DDR4的時域仿真分析，以及惡劣應用情況時的誤碼率下的眼圖分析?ChannelExpert實現了多種方式的DDR仿真流程，簡化DDR的仿真操作。

如下是基于DDR BUS總線的時序仿真分析流程，該流程簡化了DDR多端口的網絡鏈接，通過簡潔總線形式，引導工程師完成DDR總線拓撲搭建和仿真。

圖4：基于DDR BUS的時域仿真方案

同時，設計者也可以通過內置的位寬為8bit的組件模塊完成對DDR數據通道的快速評估，這里以一組8 bit DDR總線仿真作為PDA模擬的例子做介紹。

圖5：基于8-BIT BUS的時域仿真方案

DDR仿真中，比較多的應用場合，設計者會把版圖和時域波形仿真分析放在一起來仿真。

對于DDR2、DDR3速率通常在幾百兆Hz，重點關注鏈路的拓撲結構，傳輸線和過孔采用等效模型來建模的方式可以縮短仿真時間，提升仿真效率。此時可通過Hermes PSI的拓撲參數抽取功能，獲取鏈路的拓撲信息和RLGC寄生參數。與ChannelExpert工具協同快速完成版圖和時域仿真分析。

對于DDR4以上的應用場合，通常應用速率會達到2GHz以上。傳輸線的參考面，相鄰走線串擾，孔的延遲等特性需要精確分析，此時可以通過Hermes PSI 頻域參數抽取功能，實現無源通路的S參數提取，并與ChannelExpert工具協同快速完成版圖和時域仿真分析。

圖6：PCB版圖協同仿真分析

3.基于PDA算法的快速惡劣場景評估

在越來越多的場合中，設計者需要用到眼圖輪廓來進行信號質量好壞的判決。除了SerDes需要做眼圖分析之外，高速的DDR、HBM等并行總線也需要采用內眼圖輪廓線的描述方法來衡量信號的時序裕量和電平門限。DDR時域波形仿真通常需要用到瞬態、統計等分析方法。DDR互連總線上，芯片Buffer呈現高度非線性，數萬個晶體管同時開關，嚴重影響驅動器的時序。根據DDR4的低誤碼率要求，以及DDR5上增加了均衡器(FFE、DFE)的要求，需要同時對幾十根數據、時鐘、地址多路信道同時分析眼圖的影響。采用常規的分析方法是很難實現的。

芯和在DDR仿真中引入了PDA(峰值失真分析)算法。根據通道的階躍響應，來計算worst case下的碼型，快速獲取最差的內眼輪廓線。相比瞬態和統計兩種方法，PDA算法可以明顯減少仿真運算量。

圖7：基于PDA的DDR總線仿真方法

4.結合電源噪聲的DDR總線的SSN仿真

芯和提供了一款面向電子產品進行電源完整性分析、信號與電源協同分析、電熱協同分析的工具Hermes PSI。用戶在這款工具中可以導入板級和封裝設計文件，實現Die到電源模塊端到端的電源完整性頻域AC阻抗分析、DC壓降分析、時域紋波噪聲分析。通過Hermes PSI提取出DDR供電網絡的PDN參數，封裝PDN參數等，設計者結合DDR翻轉工作狀態下的電流曲線模型加載到DDR時域仿真拓撲上去。通過時域仿真分析，得到最惡劣情況下的眼圖裕量。下面的眼圖數據，就是合入了電源噪聲的仿真眼圖，可以明顯看到抖動增大。

圖8：芯和DDR總線SSN仿真解決方案

總結

本文介紹了DDR總線互連仿真面臨的多重挑戰，包括集成異構封裝的電磁場求解難度加大;并行接口引入嚴重的串擾風險;抖動、碼間干擾(ISI)導致時序裕量降低;電源噪聲惡化DRAM傳輸可靠性。芯和半導體的DDR互連仿真解決方案可以很好的應對這些設計中面臨的挑戰：通過版圖參數提取快速獲取DDR通道頻域參數，分析損耗、阻抗、串擾等問題;結合瞬態、統計、PDA算法提前預判worst case的碼型和內眼圖，評估系統設計風險;通過協同電源和信號的SSN仿真功能，降低電源噪聲引入的信號劣化風險。幫助設計者降低了設計冗余，規避潛在的風險，縮短了產品開發周期。

審核編輯：湯梓紅

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