? ? 本文來自“深度報告：從Rambus看內存接口芯片機會”。CPU 和 DRAM 是服務器的兩大核心部件，內存接口芯片集成于 DRAM 模組中，是服務器內存模組的核心邏輯器件，其主要作用是提升內存數據訪問的速度及穩定性，滿足服務器 CPU 對內存模組日益增長的高性能及大容量需求。由于 CPU 比內存處理數據速度快，因此需添加接口芯片以滿足 CPU 對運行速度、信號完整性和穩定性方面要求。

由于內存接口芯片的大規模商用要經過下游廠商的多重認證，還要攻克低功耗內存接口芯片的核心技術難關，從 DDR4 世代開始，全球內存接口芯片廠商僅剩 Rambus、瀾起科技和瑞薩（原 IDT）三家廠商。

DRAM 由于其結構簡單，設計體積小，在服務器的內存中占主導地位，并得到了長足的發展，從 DRAM 逐漸演進到 SDRAM 再到 DDR SDRAM 系列。SDRAM為同步的動態隨機處理器，同步指的是存儲器的工作參考時鐘，SDRAM 只能在信號的上升沿進行數據傳輸，其內核工作頻率、時鐘頻率和數據傳輸速率三者相同，最高速率可達 200MHz。DDR SDRAM（Double Data Rate Synchronous DRAM）雙倍速率同步動態隨機存儲器，可以在信號的上升沿和下降沿都進行數據傳輸，所以 DDR 內存在每個時鐘周期都可以完成兩倍于 SDRAM 的數據傳輸量。隨著人工智能大熱，各云服務內存數據的傳輸速率越來越跟不上 CPU 算力的發展。為了提高內存數據傳輸速率、減小功耗，DDR SDRAM 也逐代演變出了 DDR1-DDR5 系列。

全年來看，新一代服務器 CPU 的推出有望刺激服務器換機需求。CPU 作為服務器進行運算處理的核心“大腦”，是影響服務器性能的最重要硬件之一。Intel 和 AMD 作為服務器市場兩大巨頭接連在今年推出支持DDR5 的最先進服務器，Intel 最新推出的第四代至強（XEON）處理器 8490H 和 AMD推出的第四代霄龍（EYPC）處理器分別支持 8 通道 DDR5 和 12 通道 DDR5。

通常每一代 DDR 在上量后第一年末滲透率可達到 20-30%左右，第二年末滲透率可達到 50-70%左右，第三年末基本上就完成了市場絕大部分的滲透。雖然 2022 年 DDR5的滲透率不及預期，但是預計 2023 年后將進入快速放量期，預計 2023 年 DDR5 在服務器部署方面的比例將不足 20%，到 2025 年將達到 70%左右。

內存接口芯片按功能可分為兩類，一是寄存緩沖器（RCD），用來緩沖來自內存控制器的地址/命令/控制信號；二是數據緩沖器（DB），用來緩沖來自內存控制器或內存顆粒的數據信號。僅采用 RCD 芯片對地址/命令/控制信號進行緩沖的內存模組通常稱為RDIMM，而采用了 RCD 和 DB 套片對地址/命令/控制信號及數據信號進行緩沖的內存模組稱為 LRDIMM。

1）服務器需求回升，單臺服務器 CPU 配置提高。根據 IDC 數據，全球服務器市場在經歷了 2019-2021 年的持續低迷期后迎來反彈，2022 年全球服務器出貨量達到 1380萬臺。服務器可分為 AI 服務器和通用服務器，其中 AI 服務器起步較晚，但是增速驚人，2022 年 AI 服務器出貨量約為總體的 1%，預計 2023-2025 年可以實現 60%左右的 CAGR；通用服務器預計后續實現平穩增長，CAGR 預期為 7%左右。

同時，大模型的出現導致對服務器的算力要求大幅提升，單個服務器 CPU 數量也因此增長。今年最新發布的聯想 ThinkSystem SR850 和浪潮服務器 NF8480M5 已經實現標配 4 顆 CPU，最大配置 8 顆 CPU，而中科曙光的服務器標配和最大配置 CPU 數量均達到 8 顆，相比 2016 年聯想服務器標配和最高配置CPU數量僅 1 顆已有明顯提升。

2）內存接口芯片進入替換周期，DDR5 升級帶來 DB 芯片及內存模組配套芯片增量需求。內存接口芯片最主要的下游應用是服務器，自從 2020 年 JEDEC 提出 DDR5 規范標準以后，各大服務器廠商開始計劃推出兼容 DDR5 的新平臺。在 DDR4 世代，LRDIMM 內則通常配置 1 顆 RCD+9 顆 DB；根據 DDR5 標準，LRDIMM 內將配置 1 顆RCD 和 10 顆 DB，此外需要配套一個串行檢測芯片（SPD）、一個電源管理芯片(PMIC)，以及 1-3 個溫度傳感器(TS)。DDR5 內存模組首次采用電源管理芯片（PMIC）以提升電源管理效能。DDR5 的滲透率不斷提升帶來了 DB 芯片和內存模組配套芯片新的增量需求。

3）DDR5 子代迭代速度加快，內存接口芯片均價有望維持穩定。在某一代具體產品周期中，銷售單價逐年降低，但新的子代產品在推出時的單價通常高于上一子代產品。瀾起科技 DDR4 世代每個子代的迭代周期約 18 個月左右，而 DDR5 世代子代迭代周期縮短，有利于保持穩定的 ASP 水平。

高帶寬存儲器（High Bandwidth Memory，HBM）是 AMD 和 SK 海力士發起的一種基于 3D 堆棧工藝的高性能 DRAM，適用于高存儲器帶寬需求的應用場合，如圖形處理器、網絡交換及轉發設備（如路由器、交換器）等。

目前在 HBM2E 規范下，當傳輸速率上升到每管腳 3.6Gbps 時，HBM2E可以實現每堆棧 461GB/s 的內存帶寬。此外，HBM2E 支持 12 個 DRAM 的堆棧，內存容量高達每堆棧 24GB。

這種新型的 CPU/GPU 內存芯片是垂直堆疊而成，再由“中介層（Interposer）”連接至 CPU/GPU，這種設計使信息交換時間大幅縮短，只需將 HBM 堆棧插入中介層并放置于 CPU/GPU 旁邊，再將其連接至電路板即可。HBM 所具備的功能特性與芯片集成的DRAM 幾乎無異，且垂直堆疊的特殊設計使 HBM 具有功耗、性能、尺寸等多方面優勢。

CXL 具有的高兼容性和內存一致性使其迅速取代傳統數據中心環境中的 PCIe，成為行業內最領先的互聯標準。在兼容性方面，CXL 標準在接口規格上可兼容 PCIe5.0，能夠被現有支持 PCIe 端口的處理器（絕大部分的通用 CPU、GPU 和 FPGA）所接納，且能夠解決 PCIe 在內存使用效率、延遲和數據吞吐量上的缺陷，因此英特爾將 CXL 視為在 PCIe 物理層之上運行的一種可選協議，在 PCIe 6.0 標準上大力推進 CXL 的采用。

在內存一致性方面，CXL 可在 CPU，以及 GPU、FPGA 等之間建立高速且低延遲的互連，維護 CPU 內存空間和連接設備上的內存之間的內存一致性，允許 CPU 與 GPU之間繞過 PCIe 協議，用 CXL 協議來共享、互取對方的內存資源。透過 CXL 協議，CPU 與 GPU 之間形同連成單一個龐大的堆棧內存池，CPU Cache 和 GPU HBM2 內存猶如放在一起，有效降低兩者之間的延遲，故此能大幅提升數據運算效率。

在 AMD、ARM、IBM 以及英特爾等主要 CPU 供應商的支持下，CXL 已經成為領先的行業標準。CXL 技術未來市場潛力較大。根據美光科技在 2022 年 5 月召開的投資人說明會資料，受異構計算快速發展的驅動，2025 年 CXL 相關產品的市場規模可達到 20 億美元，到 2030 年超過 200 億美元。

PCIe 總線是當前最流行傳輸總線，具有傳輸速度快，兼容性、拓展性強的特點。由于硬件數據交互傳輸速度要求日益提升，驅動傳統并行總線向高速串行總線的過渡，PCIe 相比以往 PCI、AGP、PCI-X 具有更快傳輸速率，得到廣泛認可，并且正在不斷迭代升級，朝著更高傳輸速率方向發展。從兼容性來看，以硬盤為例，PCIe 總線支持 AHCI、NVMe 和 SCSI 協議，有 SATA Express、M.2、PCIe、U.2 等多種接口，具有兼容性、拓展性強等特點。無線網卡、有線網卡、聲卡、采集卡、轉接卡等設備均可以直接插入插槽。

伴隨 PCIe 標準升級，總線傳輸速率幾乎翻倍提升，同時帶來嚴重信號衰減。主板PCIe 通道分為 x1、x2、x4、x8 和 x16 等多種配置，通道數量越多意味著帶寬越高，傳輸速度越快。同時每一代 PCIe 標準升級，其傳輸速度幾乎翻倍上升，從 PCIe 4.0 到PCIe 5.0，傳輸速度由 16GT/s 提升至 32 或 25GT/s，而整個鏈路插損預算從 4.0 時代的 28dB，增長到 5.0 時代的 36dB。信號衰減將限制超高速數據傳輸協議在下一代計算平臺應用范圍。

審核編輯：黃飛

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