摘要：本文給出了一種可用于32位以上CPU執行單元的移位寄存器電路，并針對CISC指令集INTEL X86進行了優化（由于RISC指令集中移位類指令實現比較簡單，故沒有在文中討論）；采用指令預處理的技術和通過冗余位，能很方便的實現帶進位標志 CF移位和設置CF位，并使得每條移位指令的平均執行速度為兩個指令周期。

　　1、32位CPU中執行單元總體結構

　　我們所設計的32位CPU的執行部分采用雙總線結構，數據總線（Abus，Bbus）的寬度是32位。由于移位類指令如果用ALU進行實現的話，必然會耗費太多的CPU周期，為實現在一個指令周期內對32位數據進行任意位的移位操作，因此有必要在執行單元中設計專用硬件移位寄存器，在執行移位類指令時由它進行32位數據的移位。

　　圖1給出了32位CPU執行單元總體結構數據流結構簡圖，并省略了所有控制信號。圖中Abus為雙向32數據總線，Bbus為單向32位數據總線。由于考慮到要實現INTEL X86系列所有的移位類指令（RCR，RCL，ROR，ROL等），所以移位寄存器在設計時采用雙輸入端，即實際該移位寄存器最大能實現64位移位。通過特殊的指令預設置方法，并通過增加冗余位實現標志位的設置。

　　2、移位寄存器單元的設計

　　2.1 矩陣移位器和樹狀移位器

　　在CPU中移位寄存器單元的設計一般采用的是矩陣結構和樹狀結構的移位器。

　　2.1.1 矩陣結構（Matrix Style）移位器

　　它的結構為一傳輸門組成的陣列。行數等于操作數據寬度，列數等于最多能移位數如圖2所示（以4位舉例）。

　　其中A3～A0是4位數據輸入線，sh3～sh0是 4根控制信號線。每次進行N位移位操作，對應的shN為高，其它控制信號為低。

　　這種結構的優點是：（1）數據傳輸的速度快，每個信號到達輸出端只經過了一級傳輸，不受移位器位數限制；（2）版圖很規整。缺點是：（1）每根控制信號的負載太大，如32位移位器，每根信號線（sh0，sh1，……sh31）都要驅動32個開關管；（2）所需晶體管數目太多，如n位移位器所需晶體管數為2× n×n＝2n2 （傳輸門部分采用CMOS實現），所帶來的功耗和芯片面積也會增加；（3）每一移位操作只需一根控制線為1，所以需輔以額外的譯碼單元。

　　2.1.2 樹狀結構（Tree Style）移位器

　　這種結構M位移位器所需的級數是log 2M每一級都由兩根信號線（shn和sh n#）控制數據的傳輸，數據在第i級要么移動2 i位或者不移動。 樹狀移位器如圖3所示。

　　這種結構的優點是：（1）晶體管數目少， n位移器所需晶體管數目為2×n×log n（傳輸門部分采用CMOS實現），版圖面積小于矩陣移位器；（2）控制信號shN～sh0本身就是二進制表示，不需要額外的譯碼單元。缺點是：數據通路所需經過的開關管數目太多，M位移位器所需的級數是log 2M，因此導致延時太大。

　　2.2 矩陣-樹狀結構移位器

　　由上面的分析我們可以看出，如果所設計的處理器為16位以下CPU，那其移位器不管采用上述哪種方案都能達到要求，但當數據寬度到32位以上，從功耗，速度及版圖面積考慮以上方案的固有缺點就會顯得非常突出。在本設計中，移位寄存器的實際輸入為64位，為結合矩陣結構的優點（速度快、版圖規整）和樹狀結構的優點（晶體管數目少、譯碼簡單），我們在設計中采用矩陣-樹狀結構整個移位寄存器的是由雙總線輸入，即輸入64位，表1中列舉了不同級別比例的矩陣-樹狀結構所需晶體管數目（n1為tree的級數，n2為matrix的控制線，n3為matrix中用的晶體管數目）。經過綜合考慮，我們采用第2行的矩陣-樹狀級別比例，即矩陣部分最大能實現8位移位，樹狀部分最大能實現4位移位。

　　經過各方面綜合考慮，我們所設計的移位寄存器的前級為矩陣結構部分（輸入數據為64位，控制信號8位），由這一部分形成一36位的數據送入下一級樹狀結構（輸入數據為36位，控制信號2位）部分再完成剩余的4位移位，形成32位輸出數據。結構簡圖如圖4所示。

　　在這個結構中，后級的樹狀移位器最高實現3 位移位。輸入的2bit信號為2進制碼，這兩位由移位計數器sh4～sh0直接將最低兩位送入（在后一節將介紹）。前級的矩陣結構完成64位輸入36位輸出，我們設64位數據輸入由Abus，Bbus提供，如圖5所示。每一小格代表4位數據。這64位數據送入矩陣移位器后，根據計數器的高三位sh4～sh2 進行譯碼對其進行4，8，12，16，20，24，28，32中的一種移位（對應8bits中的一位為高）。形成36位的數據輸出送入下級樹狀移位器以完成剩余位數的移位。36位數據輸出格式如圖6所示。其中COUNT表示總共移位數。