圍繞5nm制造工藝節點的活動正在迅速發展，這讓我們對必須克服的、日益復雜的無數設計問題有了更深的認識。

28nm之后，每個新節點的進展都需要設計方與代工廠之間日益緊密的合作，他們正在開發新工藝和規則平臺；還需要與EDA和IP供應商之間日益緊密的合作，他們正在添加工具、方法和預先開發的功能來完成所有這些工作。但是，5nm工藝增加了一些新的變化，包括在更關鍵的層上加入EUV光刻，以及更多的物理效應和電氣效應，這些效應可能影響信號完整性、產量，以及制造后的老化和可靠性等各方面。

Arm公司物理設計團隊的研究員Jean-Luc Pelloie表示：“對于邏輯而言，5nm的挑戰是妥善管理標準單元和電網之間的相互作用，不用考慮標準單元就能建立電網的日子已經一去不復返了。標準單元的體系結構必須與電網實現相適應。因此，電網的選擇必須基于邏輯體系結構。”

在5nm處，如果從一開始就沒有正確地考慮這種相互作用，則幾乎不可能解決IR壓降和電遷移問題。

Pelloie表示：“適當的電網也會限制后端處理（BEOL）效應的影響，主要原因是，當我們繼續微縮到5nm時，通孔和金屬電阻會增加。除了考慮電網的邏輯架構外，規則的、均勻分布的電網也有助于減小這種影響。對于使用功率門限技術（power gates）的設計，則需要更頻繁地插入這些門，以免降低性能。這會導致功能區塊面積的增加，并且可以減小從先前的制程節點微縮時的面積增益。”

向10/7nm以下的每個新節點的遷移變得更加困難、耗時和昂貴。除了物理問題，還有方法上的變化，甚至是工程師需要做的假設也有變化。

ANSYS公司半導體業務部產品工程總監Ankur Gupta表示：“你有了高性能的系統，又有了更精確的系統，所以你可以做更多的分析。但許多工程團隊仍必須擺脫傳統的IR假設和Margin。他們仍需回答是否能適應更多corner的問題。如果他們能夠適應更多corner，那么他們會選哪個corner？這是行業面臨的挑戰。當運行EM / IR分析時，它是工程師選擇運行的矢量的強大功能。如果我能制造出正確的矢量，那么我本該早就做到了，但這不可能。 ”

選擇正確的矢量并不總是顯而易見的。Gupta指出：“技術正在迅速發展，隨著電壓和時序的結合，可以智能地選擇或識別弱點。這不僅僅是從網格弱點的角度來看，而是從網格弱點加上對延遲的敏感性、對處理變化的敏感性、對同步開關的敏感性（總之是對一系列最終會影響路徑并導致失效的因素的敏感性）的角度來看。”

Gupta表示：“這改變了整個設計方法。能不能減小Margin？能不能設計一種可以在整個過程中收斂的流程？我是否可能使用統計電壓而不是平坦的保護帶寬IR壓降前置（flat guard band IR drop upfront），然后潛在地轉向這些DVD波形——真正準確的DVD波形——以及在signoff空間中獲得高精確度的路徑？我可以分析芯片、封裝和系統嗎？我可以進行所有這些分析嗎，這樣我就不會浪費來自封裝的5%的Margin？在7nm工藝中，我們討論的是接近閾值的計算，就像是NTC的某些corner，而不是整個芯片，因為你可以參考移動芯片，他們并不總是運行sub-500。有一些條件和模式可以讓你運行sub-500。但在5nm處，因為整體熱度范圍和整體功耗預算，移動設備可能會在sub-500毫伏的各個corner運行。”

不僅僅是移動芯片，同樣的道理也適用于網絡、 GPU和AI芯片，因為很多設計都有相同的總功率限制。他們把許多晶體管封裝在一個很小的空間里，總功耗將決定最大工作電壓。Gupta表示：“如果升級，你就沒有足夠的電力，如果整個芯片現在開始以600毫伏或更低的電壓運行，那么在800毫伏處你就沒有足夠的功率。那么，你需要幾十個低于500毫伏的corner，這將成為你的整個設計，讓你陷入‘必須擁有這些（分析）技術’的境地。在7nm之后，我們還看到了早期spice模型在5nm處的變化影響更大。”

在這些技術問題和設計問題中，有很多在一些節點上變得越來越糟糕。

Cadence公司研發副總裁Mitch Lowe表示：“還存在更具挑戰性的引腳訪問范例，更復雜的布局和布線約束，更密集的電網支持，庫架構和PG網格之間更緊密的對齊，更多且更嚴格的電遷移考慮，更低的電源電壓角，更復雜的庫建模、提取建模中的其他物理細節，更多及更新的DRC規則。顯然，EUV光刻至關重要，這確實可以減少多模式的挑戰和影響，但并不能消除。盡管EUV簡化了一些事情，但仍有一些新的挑戰正待處理。”

EDA社區已經處理了這些問題一段時間。Lowe說：“這是見證先進EDA解決方案出現的時代。我們還有很多工作要做，但很明顯5nm技術將成功部署。”

EDA生態系統在大力投資持續PPA優化，加強多個常見引擎的緊密關聯。Lowe表示，其中一個例子是將IR壓降和靜態時序分析（STA）相結合，來管理使用5nm傳統Margin方法固有的日益增加的風險。

也可能需要進行其它更改，Synopsys設計集團營銷經理Mark Richards指出，5nm尚不成熟，各種代工廠處于開發計劃和執行的不同階段。

“除了在積極轉向在非常短的時間內提供生產就緒flow的主要的代工廠商外，也在對晶體管的架構進行研究，因為某種程度上finFET正在向5nm節點延伸到極限。”Richards說，“正如代工廠自己報道的那樣，這就是頂級性能優勢有所下降的原因。當你為滿足面積縮小的目標而減少鰭片時，需要增加鰭片的高度來彌補減小的驅動器。從性能來看，這帶來了固有的電容問題，充電和放電時這些電容是有問題的。”

三星和格羅方德宣布計劃轉向3nm節點的納米片FET（nanosheet FET），臺積電正在追求3nm節點的納米片FET和納米線。所有這些都是全柵FET（gate-all-around FET），在5nm以下需要減少柵極漏電。之間還有許多節點和半節點（stepping-stone node），這些節點可以減少遷移至全新技術的影響。

圖1：全環柵極FET。資料來源：Synopsys

預計在5nm節點，電和熱寄生效應將大幅增加，弗勞恩霍夫集成電路研究所IIS的高級物理驗證博士Christoph Sohrmann表示， “首先，FinFET設計將承受更強的自熱，雖然這可以在技術方面進行處理，但減小的間距是一個設計挑戰，不能完全被靜態設計規則覆蓋。設計中增強的熱/電耦合將有效地增加到芯片的敏感部分（如高性能SerDes可能的峰值可能會有限制）。但這很大程度上取決于用例和隔離策略。選擇正確的隔離技術-如設計層面和技術-需要更準確、更快速的設計工具，特別是非常先進節點中的寄生效應。

我們希望這些工具的新的物理效果，這距離量子尺度并不遠。為了使物理層面正確，需要許多測試結構來適應這些新工具的模型。這是一個耗時且昂貴的挑戰。我們還希望減少啟發式模型，模型中有更多的真實物理方法。最重要的是，代工廠要對這些參數和模型非常謹慎，該領域未來的所有標準也要考慮這點。”

對于3nm和3nm以下的節點，必須轉向新的晶體管結構，來繼續實現新節點所期望的性能優勢，Richards說，“隨著引入越來越多的半節點，你基本上在某種程度上從下一個節點借用，當你拋出一個中間的節點（boutique nodes）時，可以從下一個節點借用預計的優勢，這就是我們在中間一些專門的節點中所看到的，但鑒于最終客戶的需求，他們非常重要，它們確實使我們的客戶積極地進行產品交付。

對于任何新的流程節點，EDA和IP社區都需要進行巨大的投資，以確保工具、庫和IP與新的技術規范和功能保持一致，其中一部分是新節點下設計團隊必須遵守的新流程的流程設計工具包。

整個行業中，單元和IP開發公司和團隊正在進行大量的開發工作。 “實際上，最大的變化和開發工作在0.5級PDK或之前實現，” Richards說， “一般來說，從0.5開始，PDK與預期的變化相比會變小。通常一切都已完成。在尋找路徑之間，0.1和0.5之間，大部分都完成了，然后其余部分逐漸減少，因為到那時你已經有很多客戶做測試芯片，所以減少了所需的變化量。除此之外，它實際上是關于構建和成熟參考流程、構建方法，并真正支持在0.5到1.0時間范圍內的那些，以確保真正芯片要實現的面積和性能。”

圖2：5nm納米片。資料來源：IBM

遷移或不遷移

目前，許多半導體公司的另一個考慮因素不是遷移到下一個節點，或至少不是那么快地遷移到下個節點，或是否向完全不同的方向移動。

“新架構將被接受，”西門子業務公司Mentor的總裁兼首席執行官Wally Rhines說，“他們將要設計成功。他們將在許多或大多數情況下進行機器學習，因為你的大腦有能力從經驗中學習。我訪問了大約20多家使用自己的專用AI處理器的公司，他們每個人都有自己的觀察角度。但是你會越來越多地在特定應用中看到它們，它們將補充傳統的馮·諾依曼架構。神經形態計算將成為主流，它是我們如何在計算效率、降低成本、在移動和連接環境中完成工作的一個重要方面，目前我們必須去大型服務器場解決。”

其他人應該堅持到底，至少目前如此。

“我們的許多客戶已經從事5nm工作，”Richards說，“他們試圖弄清楚這個節點轉變給他們帶來了什么，因為很明顯，紙上的微縮優勢與他們在真實設計中可以實現的微縮優勢非常不同——他們的設計具有自己的特定挑戰——所以他們“試圖弄清楚什么是真正的微縮，真正的性能優勢是什么，這很好處理，從產品的角度來看它是一種很好的使用方法，也是一個好的計劃。”

目前來看，先期采用5nm的將是移動應用。他說， “臺積電自己引用了N7 20％的bump工藝，據我所知，這是7 ++的未知bump工藝。實際上，移動是一個很好的應用，其面積相對于N7為45％——實際上將提供一個很大的差異化。你將獲得同樣重要的功耗和性能優勢，但隨著最新IP核的復雜性和面積不斷增長，你需要擁有開發差異化群集的自由，而且積極的面積縮減（ggressive area shrinks）將允許這樣做。

關鍵指標始終是性能、功耗和面積，所有這些指標之間的權衡變得越來越困難。提高性能會帶來動態功率的后續增加，這使得IR降低更具挑戰性。這需要更多時間來調整電網，使設計可以提供足夠的功率，但不會在整個過程中破壞設計的可布線性。

“功率的關鍵在于如何將功率降低到標準單元（standard cells），” Richards說， “你不能把單元放在一起，因為它會破壞電網的資源。這意味著在電源及其影響的早期flow中工作。在SoC設計中，你可能會看到非常不同的電網，具體取決于SoC上每個模塊的性能要求，因模塊而異。它必須按塊進行調整，這本身就具有挑戰性。在進行這些折衷時，設計平臺的分析和sign-off能力變得越來越重要。“

Narrower margin

同時，閾值和工作電壓之間的Margin在5nm節點很小，因此必須進行額外的分析。

臺積電和三星都提到極低的Vt電池，這對于真正推動5nm的性能至關重要，其中閾值和工作電壓非常接近。

“當你處于那個相位時需要建模和捕獲發生的非線性和奇怪的行為，以便盡可能地降低它，”他說，“顯然，在7nm時需要LVF（自由變化格式），因為當工作電壓變得非常非常低并且非常接近閾值時，但現在即使你正在運行你不會考慮通過有效的極低電壓Vt電池進行極低功耗設計，你回到了同一個位置。你已經再次縮小了這個差距，現在LVF和建模這些東西非常重要。“

電感，電磁效應

事實上，隨著向7nm和5nm節點的轉變，趨勢很明顯：頻率增加，Margin更小，集成電路更密集，以及新設備和材料，Helic市場營銷副總裁Magdy Ababir強調說。

他在最近的設計自動化大會上表示，一個小組討論并辯論了以下概念：在何時何地應包括全電磁（EM）驗證；忽視磁效應是否會導致開發過程中出現更多的硅故障；應用最佳實踐以避免EM耦合和跳過繁瑣的EM驗證部分的方法仍然是一種有效的做法；如果這種方法可擴展到5nm集成電路及以下；如果由電感耦合和模擬困難引起的緊密矩陣是工業沒有廣泛采用全EM模擬的主要原因;；以及在工具開發，教育和研究方面可以做些什么來降低工業采用全EM模擬的障礙。

“小組成員都強烈同意，完整的EM分析至少在任何尖端芯片的一些關鍵部分是基礎。來自Synopsys的專家小組成員認為，芯片中的一些關鍵位置需要這些功能，如時鐘，寬數據總線和配電，但主流數字設計還沒涉及這些。英特爾小組成員認為，對于當前的芯片，應用最佳實踐和使用完整的EM模擬跳過仍然有效，但是這種方法不會延續到未來。來自英偉達的專家小組成員簡單地說，EM模擬是他的高頻SERDES設計的必要條件，Helic的專家小組成員在此強烈同意，并展示了意外的EM耦合導致關鍵芯片故障的例子。主持人認為磁效應已經證明存在，并且在集成電路中已經有一段時間非常重要，但是將磁效應包含在仿真中，以及操縱由感應耦合產生的非常大且密集的矩陣是完整的EM驗證還不是主流的主要原因。每個人都同意在最佳和潛在失敗的過度設計中不包括EM效應，”Abadir提出。

最后，專家組一致認為，需要改進處理EM驗證、更好地了解磁效應的工具，并對如何防止EM故障或甚至采用受磁效應影響的設計進行重大研究。該小組還同意，當前更高頻率、更密集電路和器件縮小的趨勢加上芯片故障的爆炸性損失，使包括完整的EM驗證勢在必行，他補充道。

5nm的另一個挑戰是波形傳播的準確性。從運行時刻的角度來看，波形傳播是非常昂貴的，因此需要在整個設計流程中捕獲波形。否則，sign-off時的意外是設計太大而無法關閉。

解決這些問題的典型方法是在設計中添加Margin。但是自finFET出現以來，Margin已成為一個越來越棘手的問題，因為尺寸太小以至于額外的電路會降低縮放的PPA優勢。因此，設計團隊不僅是增加Margin，而是被迫更加密切地遵守代工模型和規則。

“代工廠確實提供了代表corner模型的器件模型，”eSilicon IP工程副總裁Deepak Sabharwal說，“在過去，你被告知corner模型捕捉到了制造的極端情況，但現在已經不是這樣了。今天，仍有corner模型，但也有全局和本地的變化模型。全局變化捕獲全局制造手段，例如當在代工廠運行多個批次時，每個批次將以某種方式表現并且作為我的全局變量的一部分被捕獲。局部變化模型表示我在die上時我的die有一些元素（when I’m on a die and my die has a Gig of elements）。然后我有我的分布的中間點，以及那個分布上的異常點。”

在5nm節點，必須考慮全局和局部的變化，因為它們是遞增的。

“與此同時，這些分析都是以經驗為導向的，”Sabharwal說，“你增加多少Margin，還要確保你不要過度增加？如果你設計太多的sigma，你最終會失去競爭力。這就是你必須要注意的，而這正是經驗的來源。你必須確保你有足夠的Margin讓你可以在晚上睡覺，但不要因為放入太多不必要的額外面積來殺死你的產品。”

與任何時候相比，5nm節點都帶來了一系列新的挑戰。 “當你考慮到芯片上的數十億組件時，它解釋了為什么當你從一代轉向另一代時，構建這些芯片所需的團隊規模在增加。所有這些挑戰都在等著我們，這些問題將繼續存在，人們將提出解決問題的技巧，并繼續照常工作。工程實際上是建造能夠始終可靠工作的東西的藝術，”Sabharwal說。