近幾年來，設計先進的系統級芯片（SoC）、系統級封裝（SiP）和PCB所需的成本和時間急劇增加。 DARPA（美國國防先期研究計劃局）通過兩項新的電子設計自動化（EDA）研究項目：電子設備智能設計（IDEA，Intelligent Design of Electronic Assets）計劃和高端開源硬件（POSH，Posh Open Source Hardware）計劃，以解決這些挑戰。

兩個項目共同的目標是克服芯片設計日益復雜化和成本的問題，這些研究工作是要創建一個通用硬件編譯器，能夠直接從源代碼和原理圖中自動生成準備好的GDSII圖形——本質上是開發相當于一個軟件編譯器。實現這個目標將需要推進機器學習、優化算法和專家系統的最新技術水平。

POSH項目的目標是創建一個開源的硅模塊庫，IDEA項目希望能夠生成各種開源和商業工具，以實現自動測試這些模塊并將其加入到SoC和印刷電路板中。

據悉，這兩個項目涉及10多家公司和200多名研究人員。

在前些天，即6月24日~28日于美國舊金山召開的第55屆“設計自動化大會”（DAC）上，負責管理這兩個項目的Andreas Olofsson同與會者探討了以上議題，以及與構建通用硬件編譯器相關的技術挑戰，并分析了其可能對當前半導體生態系統產生的潛在影響。

據悉，Andreas Olofsson于2017年1月加入DARPA，擔任微系統技術辦公室的項目經理。他擅長智能設計自動化、系統優化和開放硬件。在到達DARPA之前，Olofsson有20年半導體大廠的工作經歷，包括在德州儀器，ADI和Adapteva設計和測試低功耗處理器、混合信號電路。他同時也是IEEE的成員，擁有9項美國專利。

圖：Andreas Olofsson

從2008年到2016年，Olofsson擔任Adapteva首席執行官，在那里他開發了Epiphany架構和Parallella開源計算機。Parallella促進了并行計算的普及，并促進了全球10,000個開發人員和200所大學的共同發展。

EDA面對的挑戰

15年前，芯片制造業對設計短板非常擔憂。在阿納海姆舉行的第40屆設計自動化大會（DAC）上，Gartner Dataquest的分析師Gary Smith指出了90nm工藝推出時出現的一個問題，根據摩爾定律的規模提供晶體管，但芯片制造商發現越來越難以使其得到良好的使用。

“雖然90nm的柵極設計達到了5000萬門，但設計人員還是沒有設計出1億個門，”Smith在2003年說，“EDA需要每隔10~12年進行一次重大技術更新，以確保其能跟上芯片設計和制造的發展?！?/p>

隨著21世紀初期設計短板的凸顯，Synopsys和其他相關公司主要將IP重用作為他們提供的縮小設計差距的主要武器，而不是系統級和行為編譯工具。IP重用幫助設計人員實現了數十億晶體管SoC。但是DARPA表示，新的差距已經出現，EDA必須要有新的變化。

圣地亞哥加利福尼亞大學的Andrew Kahng教授曾經表示：“晶圓的成本幾乎總是以每平方毫米計算，但是這種設計成本已經失控了?！?/p>

IBM副總裁AI Dario Gil也曾指出，由于面臨更快完成項目的壓力，這已成為關鍵問題之一。 “設計周期可能會持續數年，”他說，“鑒于AI正在快速興起，設計自動化的提高非常重要?！?/p>

解決方案探究

截至2016年底，Olofsson是Adapteva的首席執行官，該公司擁有并行處理器設計的充足資金，在當時聲名鵲起。Olofsson結合Adapteva的經驗，演示了降低設計成本的一種方法——充分利用復制塊。

這一次，我們可能在更廣泛的高級設計自動化中找到解決問題的答案，與摩爾1965年文章“第三頁”的評論一致：“也許新設計的自動化程序可能會從邏輯圖轉化為技術實現，而無需任何特殊工程”。

DARPA在“第三頁”的指引下，參照摩爾文章的相關部分，提出了幾個方案，“目標是為系統芯片，系統級封裝和PCB創建一個無人在場的24小時周轉布局生成器，”Olofsson說。

問題很復雜

今天的設計差距本質不同于21世紀初的情形。Kahng表示，主要問題在于設計的不可預測性。工具設置的小改動會導致芯片面積或性能的巨大差異。他指出，Pulpino SoC是一款基于開源RISC-V架構的研究項目，采用14nm FinFET實現，目標頻率1GHz，而僅為10MHz的頻率變化可能導致面積增加6％。

Olofsson提出了“硅編譯器”，用以來大幅提高設計自動化水平。然而，DARPA并沒有排除IP重用選項——這次是基于開源運動，盡管基于通用公共許可證（GPL）的版本在軟件中盛行。Olofsson還給出了RISC-V，Open Cores和Open Compute Project作為使用開源硬件IP可能實現的早期例子。

“在我看來，你只能設計得更快，以提高生產力。對于已經使用和驗證的組件，我們應該能夠以接近零成本的方式降低它們，”Olofsson說。

DARPA的目標

DARPA計劃的總體目標是使大型SoC的設計成本降至200萬美元，雖然這個數字本身可能會被先進節點的掩模成本所掩蓋，但Olofsson指出，可以使用MPW作為約束10000個單位的生產成本的方法，國防部通常需要這些單位。

高度自動化設計的核心程序是IDEA。DARPA去年發布了第一份IDEA和POSH文件，并于本月初（2018年6月11日）向Northrop Grumman公司頒發了第一份“第三頁設計”項目合同。

IDEA分為兩部分：第一個技術領域（TA1）涵蓋了未注釋的原理圖和RTL代碼的自動化統一物理設計。DARPA希望這將包括對自動重定時和門級省電技術，以及測試邏輯插入的支持。 第二個（TA2）使用大型現成數據庫來選擇候選區塊，以支持高層設計。

DARPA期望在這些計劃下開發的系統能夠利用機器學習和數據挖掘等技術。 Gil在自動化設計中描述了作為SysTunSys項目的一部分的實驗，作為業界可以研究的一種方法。 該軟件將運行許多合成作業并行使用不同的參數，以嘗試自動查找sweetspots。

機器學習的使用也可能有助于創建有效的模型，以預測方方面面，以便實施工具可以更快地轉向與現實相關的答案。 “我們想要預測沒有分析的時間。 我們的希望是在有限數量的角落上運行靜態時序分析”，Kahng說。

Kahng表示，共享數據對于自動化設計的成功至關重要。加州大學伯克利分校的David Patterson教授在主題演講中指出，開源硬件（例如RISC-V項目）有助于推動敏捷設計的思路，讓團隊快速迭代。

Olofsson預計IDEA的臨時階段將在今年年底完成，并初步整合各種技術，使其能夠創建自動化硅編譯器，以實現50％的PPA目標?！白罱K目標是達到100％的PPA。也許并不比世界上任何一支‘球隊’都好，但是在實施過程中會擊敗很多‘球隊’，”他在DAC上表示。

DARPA的電子復興計劃（ERI）

為了應對微電子技術領域面對的來自工程技術和經濟成本方面的挑戰。對于已持續發展了半個世紀的摩爾定律，這些問題如果得不到解決，勢必會影響未來的發展。

為保持電子行業健康的發展勢頭，確保技術進步以同樣快速的速度持續下去，DARPA于2017年6月啟動了電子復興計劃（ERI）。該計劃由6個項目組成，涉及電路設計，材料和集成和系統架構。具體包括：

1、新式計算基礎需求（FRANC：Foundations Required for Novel Compute）；

2、三維單芯片系統（3DSoC：Three Dimensional Monolithic System-on-a-Chip）；

3、高端開源硬件（POSH：Posh Open Source Hardware）；

4、電子設備智能設計（IDEA：Intelligent Design of Electronic Assets）；

5、特定領域片上系統（DDSoC：Domain-Specific System on a Chip）；

6、軟件定義硬件（SDH：Software Defined Hardware）

在以上這6個項目中，IDEA和POSH項目為“電子復興”計劃電路設計支柱領域提供支撐，SDH和DDSoC為系統架構領域提供支撐。3DSoC和FRANC為“電子復興”計劃材料和集成支柱領域提供支撐。

在推出ERI之前，DARPA微系統技術辦公室（MTO）主管Bill Chappell博士和其他DARPA代表在2017年夏季與行業代表進行了交談。研究和調查的結果促使MTO推出了ERI。Chappell說，DARPA官員認識到與國防部（DoD）一起在工業和國家安全領域進行創新的潛力巨大。

系統日益復雜化無疑推動了DARPA和產業界在EDA領域達成共識：Chappell表示，國防部很難跟上設計趨勢。ERI希望通過摩爾定律解決當前的問題，從設計理念到實物產品。

DARPA正在進一步推進其基于大學的計劃：聯合大學微電子計劃（JUMP）。

DARPA希望確保這一舉措取得成功：Broad Agency Announcements（BAA）公布要求每年投資7500萬美元以克服目前的挑戰，并最終創建目前無法實現的自主智能系統。

系統架構支柱將涵蓋軟件定義硬件（SDH）和特定領域系統芯片（DDSoC）計劃，這兩項計劃都解決了大數據方面的擔憂。特別是，SDH想要找到在網絡中獲得更多數據的最有效方式，Chappell解釋說。與此類似，DDSoC旨在徹底改變系統如何識別正在使用的數據類型，并根據需要重新配置。

傳統微電子芯片為平面、二維結構，3DSoC項目主要聚焦在單襯底第三維度垂直向上構建微系統所需材料、設計工具和制造技術的研發。通過該項目可實現邏輯、存儲及輸入/輸出元件的高效封裝，從而使系統的運行功耗更低，計算速度提升50倍以上。

FRANC旨在超越傳統的馮諾依曼體系結構，因為它不能同時執行指令提取和數據操作，所以會抑制性能。DARPA指出：“那些提交該計劃的研究提案需要展示他們如何克服這種‘記憶瓶頸’?！?/p>

IDEA希望實現無人操作，最終目標是讓非專業用戶設計復雜的電子系統。

POSH計劃與IDEA一樣，POSH希望“提供開放源代碼設計和驗證框架，包括技術、方法和標準，這將使超復雜SoC具有成本效益的設計”，DARPA表示。

關于軟件定義硬件（SDH）計劃，DARPA表示，該計劃的目標是開發“用于設計和制造可重新配置硬件和軟件的決策輔助技術，以運行數據密集型算法”。