本設計方案中使用SPLL（軟件鎖相環）來生成雙電極ECG放大中共模電力線干擾的同步參考。雖然用于ECG信號處理，但它可以很容易地適應各種必須進行頻率同步的DSP應用。

基本SPLL結構由三個模塊組成：相位檢測器（PHD），環路濾波器（LF）和數字控制振蕩器（DCO）（圖1）。 中的輸入信號 V 以數字形式處理：PHD是乘法器 - 輸出，兩個信號的乘積：輸入正弦波（ f in ）和DCO正弦輸出（ f ref ）。當低抖動是必須的時候，正弦波混頻是最好的。

圖1軟件PLL結構

LF及時整合PHD輸出數據并由于平均而提高分辨率，因此 m - 位寬DCO輸入可能大于 n - 位寬信號。

DCO作為具有正弦輸出的數字 - 頻率轉換器工作，必須能夠匹配預期的輸入頻率范圍。

SPLL的關鍵部分是環路濾波器。必須小心

，以便在適當的建立時間內提供穩定的系統響應。

SPLL的環路增益分析和設計方法在[1]中給出，其中顯示了SPLL z 域轉移函數可以使用后向差分 s -plane到 z -plane mapping。

SPLL控制循環由兩個積分器組成：一個隱藏在DCO中，另一個隱藏在LF中。由于LF積分器在環路中為第二個積分器提供服務，因此必須使用正向路徑旁路以保持穩定性，如圖2所示。這種拓撲結構的缺點是前向路徑增加了DCO輸入端的剩余紋波，在DCO輸出端轉換為抖動。使用梳狀濾波器可以克服所有電力線諧波的問題。拒絕所有諧波的最簡單的梳狀濾波器是一個周期移動平均濾波器（平均器）[2]。將其添加到循環中可以大大減少DCO輸入處的剩余紋波，這是設計理念的核心。

圖2循環濾波器結構

LF傳遞函數由方程式給出。 （1），其中第一個被乘數是平均器的傳遞函數，第二個被乘數是被繞過的積分器的傳遞函數：

T 是采樣周期： T = 1/ f s 。 T PL 是電力線時段： T PL = 1/ sub PL 。 k i 和 k z 是積分器和前向路徑中的增益系數。對于采樣率 f s = 2kHz或 T = 0.5ms， f PL = 50Hz（ T PL = 20ms）， k i = 1/128?0.0078，并且 k z = 8，Eq。 （1）可以改寫為Eq。 （2）：

LF傳遞函數，用方程式給出。 （1），可以通過圖2中所示的信號流示意圖實現。

SPLL在STM32F407微控制器上實現和測試，運行在 f CLK 的100MHz的=。微控制器包含一個12位ADC，用于以采樣速率 f s = 2kHz轉換輸入信號。一個LSb對應于3V/4096 = 0.732mV。 DCO范圍為±2Hz。它由12位字控制;因此，DCO靈敏度為1mHz/LSb，或1.36Hz/V.為避免浮點乘法， DCO生成256級正弦波。混頻器輸出除以256以設置正確的環路增益。為了最小化DCO的剩余紋波，ADC采樣率是生成頻率的倍數 f ref 。因此，包含在LF中的平均器在抑制電力線諧波方面是最有效的。

圖3顯示了微控制器的實際操作。數據傳輸到PC并用MATLAB可視化。環路速度取決于輸入信號幅度?？梢钥闯觯珼CO具有穩定的響應，輸入幅度從0.2V P-P 到1.6V P-P 。一旦DCO輸入穩定后，生成的矩形波形將輸入正弦波引導90度。

a） V in = 0.2V pp ， f in = 50Hz

b） V in = 0.6V pp ， f in = 50Hz

c） V in = 1.6V pp ， f in = 50Hz

d） = 0.6V pp ， f in = 49Hz

e）pp ， f in = 51Hz

圖3實際結果。對于每個圖像，頂部顯示屏顯示輸入和輸出。輸出信號。第二個和第三個顯示是不同縮放比例的DCO輸入。