早期的好決策有助于定義設(shè)計(jì)參數(shù)并消除不正確的設(shè)計(jì)路徑。十年前，Synopsys等公司的商業(yè)邏輯綜合工具專注于門級(jí)的數(shù)字芯片分析和設(shè)計(jì)規(guī)劃。門級(jí)的分析足以使設(shè)計(jì)復(fù)雜度達(dá)到50,000到100,000個(gè)門。不幸的是，片上系統(tǒng)(SOC)復(fù)雜性進(jìn)入數(shù)千萬(wàn)門，使得門級(jí)設(shè)計(jì)規(guī)劃不足。

在合成之前，在RTL進(jìn)行設(shè)計(jì)決策是可取的。但是，如果沒有作為門級(jí)設(shè)計(jì)描述的一部分的結(jié)構(gòu)信息，則很難估計(jì)設(shè)計(jì)參數(shù)，例如片上時(shí)序延遲，功耗和芯片尺寸。盡管存在這種困難，但您確實(shí)可以使用一些EDA工具來幫助您進(jìn)行合成設(shè)計(jì)決策。

在RTL和門級(jí)設(shè)計(jì)是非常不同的。 RTL設(shè)計(jì)描述包括基于時(shí)鐘周期的邏輯運(yùn)算以及隱含的設(shè)計(jì)架構(gòu)。邏輯綜合工具采用RTL描述并將設(shè)計(jì)轉(zhuǎn)換為門級(jí)描述。綜合保留了體系結(jié)構(gòu)，并嘗試在門級(jí)描述中滿足用戶定義的約束，例如區(qū)域和時(shí)序。 RTL設(shè)計(jì)與技術(shù)無關(guān);它不包含過程信息或有關(guān)您將用于實(shí)現(xiàn)設(shè)計(jì)的設(shè)計(jì)庫(kù)的信息。邏輯綜合使用單元庫(kù)信息創(chuàng)建門級(jí)描述。邏輯綜合使用目標(biāo)庫(kù)及其隱式目標(biāo)過程信息來確定哪些庫(kù)元素可用于設(shè)計(jì)并合成滿足設(shè)計(jì)約束的電路。盡管邏輯綜合工具使設(shè)計(jì)生產(chǎn)率達(dá)到了數(shù)量級(jí)的改進(jìn) - 直接導(dǎo)致SOC設(shè)計(jì)可行性 - 當(dāng)今典型的基于邏輯綜合的芯片設(shè)計(jì)存在固有問題，這是由于在不同設(shè)計(jì)階段使用的時(shí)序模型

圖2顯示了典型的基于綜合的設(shè)計(jì)流程。當(dāng)您調(diào)用綜合工具時(shí)，它沒有設(shè)計(jì)的物理實(shí)現(xiàn)的概念。然而，為了滿足時(shí)序約束，綜合工具使用統(tǒng)計(jì)線負(fù)載模型用于目標(biāo)細(xì)胞庫(kù)。該模型使用寄生互連和負(fù)載相關(guān)延遲的估計(jì)值，這些延遲是基于使用該技術(shù)的先前設(shè)計(jì)的平均值。雖然統(tǒng)計(jì)線負(fù)載模型可能已經(jīng)足夠大多數(shù)設(shè)計(jì)大于0.5微米，深亞微米工藝在0.35微米和更小，這些模型是不準(zhǔn)確的。在使用布局布線工具物理實(shí)現(xiàn)設(shè)計(jì)之后，生成的邏輯可能具有非常不同的時(shí)序特性，從而導(dǎo)致浪費(fèi)硅或無法滿足時(shí)序要求的設(shè)計(jì)。前一個(gè)問題浪費(fèi)金錢;后者肯定意味著重新設(shè)計(jì)，再合成和另一個(gè)地方和路線運(yùn)行。合成和布局布線迭代在花費(fèi)的時(shí)間和財(cái)務(wù)成本方面都是昂貴的，無論是真錢還是“失去機(jī)會(huì)時(shí)間”。

在合成之前或之后使用的布局規(guī)劃工具可以創(chuàng)建更好的線材合成工具的加載模型。這些“自定義線纜負(fù)載模型”基于布局規(guī)劃師創(chuàng)建的布局?jǐn)?shù)據(jù)。由于它們是特定于設(shè)計(jì)的，因此定制線負(fù)載模型比統(tǒng)計(jì)模型更精確，但仍然不如從實(shí)際放置和布線芯片獲得的反標(biāo)注寄生數(shù)據(jù)那么準(zhǔn)確。 RTL執(zhí)行估計(jì)工具需要具有某種類型的布局規(guī)劃能力，以便能夠以任何合理的精度預(yù)測(cè)電氣性能。

在RTL，您有設(shè)計(jì)行為的描述。只有在邏輯綜合之后才能得到結(jié)構(gòu)信息。真正的拓?fù)鋽?shù)據(jù)僅在物理實(shí)現(xiàn)后出現(xiàn)。設(shè)計(jì)的約束包括速度，功耗，信號(hào)完整性效應(yīng)和可靠性，取決于過程，單元庫(kù)的數(shù)量以及設(shè)計(jì)布局和布線。這些參數(shù)的RTL估計(jì)是一項(xiàng)艱巨的任務(wù)。如果您可以在RTL上規(guī)劃您的設(shè)計(jì)，那么您可以完成許多工作。您可以進(jìn)行“假設(shè)”分析，以確定哪種設(shè)計(jì)架構(gòu)最符合芯片的電氣規(guī)格。此外，RTL估計(jì)可幫助您確定要用于設(shè)計(jì)的單元庫(kù)。您可以向邏輯綜合工具提供信息，這有助于實(shí)現(xiàn)時(shí)序收斂并最小化綜合和布局布線迭代。最后，您可以估算特定工藝技術(shù)的芯片尺寸，以及速度和功耗估算，幫助您確定使用哪種芯片封裝并指示芯片成本。許多芯片設(shè)計(jì)公司的目標(biāo)是擁有合適的方法和設(shè)計(jì)工具，以允許這些公司在RTL“簽署”設(shè)計(jì)。 RTL簽核將表明設(shè)計(jì)人員不必進(jìn)行后續(xù)RTL更改以滿足芯片規(guī)格的合理信心。

RTL設(shè)計(jì)規(guī)劃

您可以使用一些EDA工具在RTL上進(jìn)行某種程度的設(shè)計(jì)規(guī)劃。通常，這些工具分為兩類 - 使用“快速合成”步驟估算物理布局的工具和不使用的工具。這些工具的一些示例顯示了每個(gè)工具如何進(jìn)行RTL電參數(shù)和尺寸估計(jì)。

使用快速邏輯綜合階段的工具包括Synopsys的Chip Architect和Avant!的Planet-RTL以及最近介紹了木星。您可以在設(shè)計(jì)期間的許多地方使用Chip Architect，然后再生成RTL代碼，RTL和門級(jí)。黑盒規(guī)劃使用硬核，物理定義的塊以及RTL塊區(qū)域和時(shí)序的設(shè)計(jì)者估計(jì)。該工具使用硬核和軟核信息以及一些粗略的全局布線來幫助您對(duì)最終芯片進(jìn)行布局規(guī)劃并估算芯片性能。在RTL，Chip Architect處理您尚未進(jìn)行功能驗(yàn)證的RTL代碼。該工具執(zhí)行快速合成以生成門級(jí)表示。根據(jù)Synopsys的說法，這種綜合速度是該公司設(shè)計(jì)編譯器邏輯綜合工具完成的合成速度的5到10倍，其結(jié)果與Design Compiler的20%相關(guān)。在快速合成步驟之后，Chip Architect改進(jìn)了您在黑盒計(jì)劃期間所做的平面布局，并更新了對(duì)芯片尺寸，時(shí)序和功耗的估計(jì)。使用該工具的門級(jí)規(guī)劃使用已經(jīng)通過定制線負(fù)載模型進(jìn)行完整邏輯綜合的塊，該模型在每個(gè)RTL塊中生成最終單元放置。 Chip Architect將完成的門級(jí)塊與硬核一起獲取，合成時(shí)鐘樹，并輸出最終的布局圖。

與Chip Architect類似，Planet-RTL允許您進(jìn)行架構(gòu)探索，RTL設(shè)計(jì)分區(qū)和性能評(píng)估。 Planet-RTL與Chip Architect一樣，也可以使用完整和不完整的邏輯塊，并具有內(nèi)置的快速綜合功能，可提供初步的芯片布局規(guī)劃。從平面布局圖中，該工具提供定制的線負(fù)載模型和綜合腳本，用于后續(xù)的完整邏輯綜合。取代Planet-RTL，Avant!最新的RTL設(shè)計(jì)規(guī)劃工具Jupiter結(jié)合了Planet-RTL和用于RTL質(zhì)量評(píng)估的Avant!工具Nova-ExploreRTL的功能。 使用Jupiter，您首先要檢查代碼的語(yǔ)言一致性，綜合兼容性以及是否符合正確的設(shè)計(jì)實(shí)踐。然后，該工具進(jìn)行快速合成，再次比正常合成快10倍，以獲得各種芯片模塊的初步平面布局圖，物理芯片引腳分配，全局布線和時(shí)序預(yù)算。 Chip Architect和Jupiter的快速綜合和初步布局圖功能可幫助您估算芯片的物理，時(shí)序和功耗特性，而無需花費(fèi)全芯片邏輯綜合運(yùn)行所需的時(shí)間。

In RTL設(shè)計(jì)規(guī)劃師的非合成陣營(yíng)是Tera Systems的TeraForm。該工具查看RTL塊并以TeraGates的形式推斷塊的結(jié)構(gòu)，這是葉子單元的超集，它們是復(fù)雜邏輯功能的構(gòu)建塊。每個(gè)TeraGate代表了實(shí)現(xiàn)特定邏輯功能的優(yōu)化方式。使用互連的TeraGates代替快速合成步驟，TeraForm完成許多與Chip Architect和Jupiter-floorplanning相同的設(shè)計(jì)任務(wù)，區(qū)域和時(shí)序預(yù)算和估算，用于綜合的定制線負(fù)載模型，全局布線和引腳級(jí)優(yōu)化。

您還可以使用IC Wizard，Aristo的“平面布局合成”工具來估算RTL處的芯片電氣參數(shù)。該工具優(yōu)化了物理芯片平面規(guī)劃。與Chip Architect一樣，您可以在各種設(shè)計(jì)階段使用IC向?qū)?- 架構(gòu)，RTL，門級(jí)和物理 - 用于塊級(jí)物理規(guī)劃。在每個(gè)階段，該工具都會(huì)生成多個(gè)布局規(guī)劃備選方案，其中包含用戶定義的時(shí)序，面積和功率限制。在每種替代方案中，該工具都可以優(yōu)化物理參數(shù)，例如塊大小，形狀，位置和引腳分配。在繼續(xù)設(shè)計(jì)時(shí)，布局為區(qū)域和性能評(píng)估提供了越來越準(zhǔn)確的信息。在RTL階段，IC向?qū)Э蓭椭_定滿足設(shè)計(jì)約束的最佳塊級(jí)布局。該布局還為邏輯綜合工具提供了塊邊界時(shí)序信息，與僅使用統(tǒng)計(jì)線負(fù)載模型的綜合相比，它提供了更好的結(jié)果。

一種類型的RTL設(shè)計(jì)規(guī)劃工具已經(jīng)看到了一些成功是功率估算工具。雖然一些芯片供應(yīng)商擁有專有的RTL功耗估算工具，但Sente和最近的TransEDA兩家公司已經(jīng)推出了商業(yè)RTL功耗估算和優(yōu)化工具，不包括邏輯綜合步驟。

Sente的Watt Watcher，于1996年中期首次發(fā)布，而Peak Watcher則在RTL和門級(jí)工作。 Watt Watcher估計(jì)整個(gè)芯片和單個(gè)芯片模塊的靜態(tài)和動(dòng)態(tài)功率。該工具通過推斷結(jié)構(gòu)來進(jìn)行估算 - 換句話說，假設(shè)您需要實(shí)現(xiàn)特定邏輯功能所需的門級(jí)邏輯。根據(jù)Sente的說法，使用推斷的結(jié)構(gòu)和目標(biāo)庫(kù)信息，Watt Watcher的功率估計(jì)值在硅測(cè)量功率的20%以內(nèi)。雖然您可以在概率模式或模擬中使用該工具，但大多數(shù)Sente客戶在更精確的模擬模式下使用Watt Watcher。 Peak Watcher將功率估算和分析擴(kuò)展到逐個(gè)周期的峰值功率使用。 Sente表示，Peak Watcher的精確度在硅的30%到35%之間。最新的Sente RTL工具Watt Smith可讓您優(yōu)化芯片以獲得最低功耗。使用名為“WattBots”的子程序，Watt Smith識(shí)別出可以降低功耗的電路部分，計(jì)算這些部分可以節(jié)省多少功率，并建議您可以進(jìn)行設(shè)計(jì)更改以獲得功率降低。

今年早些時(shí)候，功能驗(yàn)證工具供應(yīng)商TransEDA宣布了自己的RTL功耗估算工具PowerSure。利用RTL仿真期間的實(shí)際電路活動(dòng)作為輸入，該工具根據(jù)節(jié)點(diǎn)電容，時(shí)鐘頻率，電源電壓和電路開關(guān)數(shù)據(jù)估算功率。您還可以在同一電路的多次仿真中使用PowerSure，并根據(jù)功耗對(duì)仿真結(jié)果進(jìn)行排序。當(dāng)前版本的PowerSure依賴于用戶定義的功率模型，以使功率估計(jì)與您在實(shí)際芯片中看到的相當(dāng)接近。如果沒有這些模型，您可以通過獲得塊的不同實(shí)現(xiàn)之間的相對(duì)功耗來充分利用該工具。 PowerSure的下一個(gè)版本將在今年晚些時(shí)候推出，它將包括某種形式的塊結(jié)構(gòu)推理，以更好地模擬功耗。