在進(jìn)行比較復(fù)雜的板子設(shè)計(jì)時(shí)，你必須進(jìn)行一些設(shè)計(jì)權(quán)衡，而這些權(quán)衡會(huì)存在一些影響到PCB的電源分配網(wǎng)絡(luò)設(shè)計(jì)的因素。

當(dāng)電容安裝在PCB板上時(shí)，會(huì)存在一個(gè)額外的回路電感，這個(gè)電感就與電容的安裝有關(guān)系。回路電感值的大小依賴(lài)于設(shè)計(jì)，回路電感的大小取決于電容到過(guò)孔這段線(xiàn)的線(xiàn)寬和線(xiàn)長(zhǎng)。走線(xiàn)的長(zhǎng)度即連接電容和電源/地平面的長(zhǎng)度、兩個(gè)孔間的距離、孔的直徑、電容的焊盤(pán)等等。如圖1所示為各種電容的安裝圖形：

圖1 最佳的和最差的電容布局

對(duì)于電容的安裝和傳播電感，接下來(lái)是三種不同情況的設(shè)計(jì)。圖2表示的是各種設(shè)計(jì)情況對(duì)回路電感量的引入情況：

圖2 最佳的和最差的電容布局

情況1-差的設(shè)計(jì)

設(shè)計(jì)人員不關(guān)注電源分配網(wǎng)絡(luò)（PDN）的設(shè)計(jì)。

孔的間距沒(méi)有優(yōu)化。

電源和地平面間的距離沒(méi)有優(yōu)化。

孔到電容引腳之間的走線(xiàn)距離較長(zhǎng)。

對(duì)于整個(gè)回路電感大小來(lái)講，回路電感主要來(lái)自所布的線(xiàn)，因?yàn)榕c其它兩種情況比較，差的設(shè)計(jì)的線(xiàn)長(zhǎng)是它們（較好的設(shè)計(jì)和非常好的設(shè)計(jì)）的5倍。從安裝電容的底層到最近平面的距離也是回路電感大小的主要因素，因?yàn)檫@是沒(méi)有優(yōu)化的（10mil），走線(xiàn)對(duì)整個(gè)回路電感大小的影響非常大。同樣，因?yàn)樵O(shè)計(jì)人員在電源和地之間用了10mil的電介質(zhì)材料，那么回路電感的次要因素來(lái)自傳播電感。過(guò)孔間的距離沒(méi)有優(yōu)化的效果相對(duì)于小孔的長(zhǎng)度就沒(méi)有那么顯著，孔的影響在比較長(zhǎng)的過(guò)孔時(shí)會(huì)變得更大。

情況2-好的設(shè)計(jì)

設(shè)計(jì)人員關(guān)注了部分電源分配網(wǎng)絡(luò)（PDN）的設(shè)計(jì)。

孔的間距有所改善，孔的長(zhǎng)度保持不變。

電源和地平面間的距離有所改善。

過(guò)孔到電容引腳之間的走線(xiàn)距離經(jīng)過(guò)了優(yōu)化。

走線(xiàn)的回路電感依然還是整個(gè)回路電感的主要貢獻(xiàn)者。好的設(shè)計(jì)的走線(xiàn)回路電感要比差的設(shè)計(jì)情況的走線(xiàn)回路電感小2.7倍左右，因?yàn)樵O(shè)計(jì)人員減小了電介質(zhì)的厚度，從10mil減小到了5mil，傳播電感減小了一半。由于減小了過(guò)孔間的距離，過(guò)孔的影響有了一點(diǎn)點(diǎn)改善。

權(quán)衡多路設(shè)計(jì)的情況

在一塊有多路外設(shè)的PCB打樣板上，你的設(shè)計(jì)就不能再共享一個(gè)供電電源。這也許需要你通過(guò)你的設(shè)計(jì)去執(zhí)行DDR的電源接口，聯(lián)合各種I/O口的電源軌跡，或者聯(lián)合各種接收端的電源軌跡以減少PCB的BOM成本和PCB的布局復(fù)雜度。

電源軌跡共享增加了PDN的復(fù)雜度，同時(shí)在PCB上和die的位置處也增加了大量的噪聲。對(duì)于多路的情況，設(shè)計(jì)電源的分配解決方法主要有兩步：

1、低頻解決方法

2、高頻解決方法

在非常低頻的時(shí)候，第一步確保VRM的大小是否適合處理各種電流的需要。

低頻去耦一定要考慮清楚各種組合電源供電電流的情況。Bulk電容一定要選擇能覆蓋目標(biāo)阻抗所覆蓋的頻段，做到精確的知道頻率范圍是有困難的，因?yàn)檫@有一個(gè)區(qū)域超過(guò)了阻抗曲線(xiàn)。這是在die上給定的電源區(qū)域，建立在自己的最大電流消耗上，而不是與其它路電流相關(guān)聯(lián)的由同一個(gè)供電電源供電組合的電流消耗。對(duì)于設(shè)計(jì)，bulk電容去耦的頻率范圍估計(jì)是從DC到大約5~10MHz。

這個(gè)例子是電源共享在核心電源供電（Vcc）和PCI Express hard IP Block（VccHIP）電源供電，例外的原因是：

VCC的電流會(huì)比VCCHIP的大很多。

對(duì)比VCC和VCCHIP，VCC的BGA的過(guò)孔電感會(huì)比VCCHIP低很多。

對(duì)比VCC和VCCHIP，VCC的截止頻率會(huì)比VCCHIP低很多。

因此，對(duì)于電源設(shè)計(jì)情況，在BGA過(guò)孔處使用最高截止頻率去耦是不適用的。如圖3所示的是VCC、VCCHIP電源路組合阻抗曲線(xiàn)不符合目標(biāo)阻抗的情況，相當(dāng)于不符合VCCHIP的截止頻率去耦，這是因?yàn)槿ヱ铍娙菪Ч幌拗屏恕?/p>

圖3 VCCHIP的截止頻率阻抗曲線(xiàn)

在這種情況下，你必須基于PCB去耦項(xiàng)目用整個(gè)瞬態(tài)電流來(lái)計(jì)算目標(biāo)阻抗曲線(xiàn)，相當(dāng)于電源路截止頻率的最大的電流消耗。在VCC和VCCHIP電源路共享的例子中，你必須用VCC電源路的截止頻率。如圖3所示為核心電源去耦的截止頻率的組合電源路的阻抗曲線(xiàn)。對(duì)于核心電源，用沿著B(niǎo)GA的球或者過(guò)孔的（VCC+VCCHIP）的總電流得到阻抗曲線(xiàn)。那么你可以檢查核對(duì)結(jié)果是否符合單個(gè)電源設(shè)計(jì)指導(dǎo)的目標(biāo)阻抗。

基于同樣的去耦項(xiàng)目與圖4-A一樣，圖4-B所示為VCCHIP電源的阻抗曲線(xiàn)。但是，當(dāng)?shù)玫竭@條曲線(xiàn)時(shí)，只有對(duì)于VCCHIP需要考慮電流消耗和BGA過(guò)孔數(shù)。如圖4-B所示，直到VCCHIP電源的截止頻率，VCCHIP的阻抗曲線(xiàn)都達(dá)到了目標(biāo)阻抗。

最終的去耦項(xiàng)目必須達(dá)到各自目標(biāo)阻抗的頻率。如果存在一些特殊的違反設(shè)計(jì)目標(biāo)的情況，可以盡量小的調(diào)整以?xún)?yōu)化去耦項(xiàng)目。

遇到類(lèi)似的情況，可以根據(jù)VCC和VCCHIP的例子對(duì)任何供電電源組合進(jìn)行優(yōu)化。

在一塊PCB板上，當(dāng)有多個(gè)FPGA需要從同一個(gè)電源供電時(shí)，你可以使用相似的方法來(lái)應(yīng)對(duì)這種情況。對(duì)于設(shè)計(jì)低頻解決方案一定要用芯片的總電流消耗，對(duì)于高頻解決方案設(shè)計(jì)，一定要用其中一個(gè)芯片的電流消耗。你可以使用同樣數(shù)目的電容給其他芯片在高頻情況時(shí)去耦。