低功耗，高性能電路經常受到電源相關問題的困擾。這種常見的情況經常是由于神話（或誤用）的經驗法則。

這些經驗法則常常導致我們走向錯誤的方向，讓事情變得更糟而不是更好。在本文中，我將重點介紹工程師最常犯的一些錯誤，并分享一些為敏感電路設計清潔電源的基本規則。應用這些規則將導致更高的性能，更低成本的設計和更少的設計迭代。

什么是敏感電路？

敏感電路是那些可以容易因電源噪聲而降級。這些電路通常包括振蕩器，LNA，收發器，混頻器和ADC。我可能會收到許多讀者添加到我的列表中的電子郵件，并且理所當然，所以請將這些作為一些示例而不是全面的列表。

經驗豐富的振蕩器設計人員非常了解與之相關的挑戰。電源。這在圖1所示的振蕩器原理圖中非常明顯。本設計中大約75％的元件與電源有關，而25％的元件與振蕩器有關。

圖。 1電路與白色振蕩器有關，而電源電路則突出顯示。

敏感電路對什么敏感？

顯而易見的答案是電路對電源噪聲敏感，對嗎？圖1中的振蕩器電路可以表示為只有兩個連接（或RF用戶端口）的電路 - 電源輸入和振蕩器輸出，因此您可能會得出噪聲顯然是由電源產生的結論供應。這個明顯的結論是工程師在為敏感電路設計電源時所犯的最常見錯誤的原因。另外兩個重要問題是噪聲來自何處以及它是如何實現的？

電源也可視為只有兩個連接（或端口）的電路 - 電源輸入和電源的輸出。這種簡單的視圖，如圖2所示，無論電源是包括電壓調節器，無源噪聲濾波器還是僅連接在電源輸入和輸出之間的導線，都是有效的。電源輸出端的噪聲是通過不同路徑流向輸出端的獨立噪聲源的總和。例如，電源輸入端存在的電壓噪聲流過輸出端。該路徑定義為電源抑制比或PSRR。因此，電源的品質因數是PSRR，并且更高的PSRR性能導致在電源輸出處出現的輸入噪聲更少。電源內部也會產生噪聲。

對于開關穩壓器，這很明顯，但即使是線性穩壓器也會產生噪聲，并非所有穩壓器都是相同的。因此，第二個品質因數是自發電源噪聲。第三個噪聲路徑是電源呈現有限的非零輸出阻抗的結果。電源輸出的電流變化乘以電源阻抗，導致電源輸出電壓噪聲。這些電流擾動可以由敏感負載電路，共享電源輸出的其他電路產生，或者甚至由于耦合到電源輸出的輻射電磁場產生。這導致了第三個品質因數;電源的輸出阻抗。

圖2簡單的電源視圖突出了三個主要的噪聲源和路徑，導致三個品質因數。

電源輸出端的噪聲量化為電源輸出的總和。來自這三條獨立路徑的噪音。

從前面的討論和公式1中，我們可以總結出三個電源的優點，為敏感電路供電，盡管這些品質因數也廣泛適用于其他電路。

工程師在這些應用中最常犯的錯誤

解決（1）需要至少三個數據：

電源噪聲對敏感電路性能的影響

敏感電路產生的噪聲電流。

敏感電路的阻抗

最常見的錯誤是設計沒有這三個數據的電源。最常見的一個原因是盡管這些信息很關鍵，但它很少（如果有的話）作為電路規范或數據表的一部分提供，因此需要設計人員進行測量。獲取這些數據對于設計具有成本效益的合適電源非常重要

明確的勝利之路

Don‘在獲得或測量敏感電路對電源噪聲的靈敏度之前，請執行任何其他操作。這通常涉及在潔凈工作臺電源和敏感電路之間連接Line Injector設備（https://www.picotest.com/products_J2120A.html）。在監視敏感電路的輸出時調制線路注入器，在圖3所示的示例中為振蕩器。電源由20mV，28kHz正弦波調制。測量結果顯示由電源調制信號產生的振蕩器輸出中的噪聲雜散，以及調制信號的一些諧波。

Fig。 3使用線路注入器設備將20mV，28kHz正弦波添加到電源中，并監控產生的雜散。標記在-9dBc處表示峰值，而基數約為-110dB。 20mV噪聲產生的雜散幅度為100dB。

這個調制電源和監測產生的雜散的過程在很多頻率上重復，結果列表并繪制成圖，如圖.4。

圖4電源以多個頻率進行調制，同時記錄振蕩器輸出中的相應噪聲雜散。結果以圖形方式顯示，突出顯示了PLL的靈敏度。

圖4中的圖表顯示被測振蕩器對30kHz時的電源噪聲最敏感。該響應是振蕩器內部的鎖相環（PLL）的典型響應。最大靈敏度的頻率是PLL電路設計的函數，可以是幾kHz到幾十MHz的任何值。

圖3中的雜散幅度約為100dB，從大約-110dBc延伸到峰值為-9dBc。由于電源噪聲導致3dB降級，28kHz時的電源噪聲密度限制為最大值：

可以使用相同的步驟確定許多其他頻率的電源噪聲密度，從而提供與頻率相關的噪聲預算。代入（1）允許在三個噪聲源之間分配噪聲。

圖5中測量的相位噪聲曲線顯示了低噪聲低阻抗線性穩壓器的結果，該穩壓器直接通過2Ω串聯電阻為振蕩器供電。在這種情況下，這兩條曲線在28kHz處的差異大約為26dB。同樣，允許3dB降級會導致最大電源阻抗：

最小PSRR由輸入到電源時的最大噪聲確定供應為：

超過這些要求超過幾分貝不會提高性能，因此無法證明更昂貴的電源。

圖5振蕩器相位噪聲使用低阻抗電源測量，并且在電源和振蕩器之間串聯2Ω。額外的2Ω導致28kHz時相位噪聲出現26dB的差異。》

第三種常見的失誤是（不恰當地）添加鐵氧體磁珠和陶瓷電容來過濾噪聲或糾正由此引起的不足。前兩個錯誤。評估敏感電路的輸入阻抗非常重要，因為敏感電路內部通常有陶瓷電容。鐵氧體磁珠在低頻時可以非常電感，從而提高了電源的阻抗，因此需要電容來抵消電感。所需的電容可以由上面（4）中計算的磁珠電感值和輸出阻抗確定。例如，使用電感為2uH的磁珠：

電容器的ESR應近似等于（4中計算的電阻） ）以此為例：

請注意，所需的電容可能非常大。 降低 ESR和/或電容將導致阻抗諧振和降低的電路性能。最后一個考慮因素是該濾波電容的ESL可以與敏感電路內部的任何陶瓷電容共振。假設濾波電容ESL為2nH（對電解電容合理猜測），則保持低Q值以避免阻抗諧振，要求陶瓷電容為：

同樣，如果該陶瓷電容器的ESR為0.14Ω，與（4）和（7）一致，則可實現最佳性能。這可能需要一個外部串聯電阻或一個ESR控制的陶瓷電容。

結論

如果按照以下方法設計敏感電路的最佳電源很簡單我在這里概述了三個步驟。

首先，獲取電路電源靈敏度的數據。這通常意味著自己獲取數據或要求供應商以類似于我在此處顯示的形式提供數據。

其次，使用測量來確定電路對電源電阻的敏感度。/p》

第三，確保你知道電路輸入電阻的阻抗。

參考文獻

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Keysight如何設計Power Integrity YouTube視頻系列www.keysight.com/find/how-to-videos-for-pi

解決時鐘抖動問題， Keysight解決方案手冊http://literature.cdn.keysight.com/litweb/pdf/5992-1645EN.pdf？id=2767985

低相位噪聲設計：Crystal Oscillatorshttp：//www.ko4bb.com/~布魯斯/CrystalOscillators.html