當(dāng)今電子產(chǎn)品一個(gè)很重要的區(qū)分元素是其所用的存儲(chǔ)器。服務(wù)器、計(jì)算機(jī)、智能手機(jī)、游戲機(jī)、GPS 以及幾乎所有類似產(chǎn)品使用的都是現(xiàn)代處理器和 FPGA。這些設(shè)備需要高速、高帶寬、雙倍數(shù)據(jù)速率 (DDR) 存儲(chǔ)器才能運(yùn)行。每一代 DDR SDRAM（雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器）都會(huì)帶來(lái)新的優(yōu)勢(shì)，例如 速度和容量的提升以及功耗的下降。

但問(wèn)題是，在 PCB 設(shè)計(jì)中采用 DDR 絕非易事。從設(shè)計(jì)裕量的減小到信號(hào)完整性問(wèn)題，挑戰(zhàn)無(wú)處不在。本文將討論影響信號(hào)完整性的因素、DDR 存儲(chǔ)器件存在的信號(hào)完整性挑戰(zhàn)，以及為確保信號(hào)完整性可采取的做法。

抖動(dòng)、噪聲和其他信號(hào)完整性問(wèn)題

首先，我們需要了解在使用 DDR 存儲(chǔ)器時(shí) PCB 中所發(fā)生的操作過(guò)程。DDR 接口上的時(shí)鐘從存儲(chǔ)控制器傳輸?shù)?DDR 芯片。發(fā)送和接收信號(hào)，從而產(chǎn)生噪聲。

噪聲可視為任何增加到理想信號(hào)的有害能量。導(dǎo)致噪聲的原因可能包括附近的信號(hào)、設(shè)計(jì)不當(dāng)?shù)耐ǖ馈?失配的阻抗，或其他因素。當(dāng)存在噪聲時(shí)，它會(huì)顯示為與實(shí)際信號(hào)波形的偏差。如果不存在任何噪聲， 則實(shí)際信號(hào)與理想信號(hào)波形相同。

與理想信號(hào)的任何偏差都會(huì)影響信號(hào)完整性。時(shí)序偏差（抖動(dòng)）和振幅／電壓偏差（噪聲）也會(huì)影響系統(tǒng)性能。非理想的信號(hào)完整性可能導(dǎo)致 DDR 系統(tǒng)使用錯(cuò)誤的信息，從而大幅增加系統(tǒng)的誤碼率。最終系統(tǒng)將無(wú)法正常工作。

下面我們來(lái)看一個(gè)示例。如果設(shè)計(jì)人員或工程師準(zhǔn)備將一個(gè)發(fā)射器連接到某個(gè)一定距離外的未端接接收器，結(jié)果將與圖 1 顯示的波形類似。在這里，我們可以看到振鈴和過(guò)沖兩種違規(guī)。該波形顯示，1.2V 信號(hào)上存在超過(guò) 1.75V 的過(guò)沖，這可能導(dǎo)致零件過(guò)早失效。它還產(chǎn)生了 0.86V 的振鈴，根據(jù)具體設(shè)置，這可能導(dǎo)致 DDR4 出現(xiàn)邏輯故障。如果 PCB 內(nèi)置有這一拓?fù)?，?shù)據(jù)流中就會(huì)發(fā)生錯(cuò)誤，進(jìn)而可能損壞接收器。

理論上，可通過(guò)縮短該術(shù)語(yǔ)的長(zhǎng)度來(lái)解決振鈴和過(guò)沖違規(guī)，但在現(xiàn)實(shí)中這種做法往往不切實(shí)際。更切實(shí)際的解決方案是使用終端匹配器（圖 2）。終端匹配器可降低噪聲，以優(yōu)化波形外觀。但應(yīng)該使用什么類型的終端匹配器呢？值為多少？會(huì)造成怎樣的代價(jià)？即便對(duì)端接器的值進(jìn)行很小的更改，也會(huì)給電路性能造成實(shí)質(zhì)性的差別，因此務(wù)必正確地執(zhí)行該操作。唯一的探查方法是通過(guò)仿真，尤其是通過(guò)使用端接向?qū)Вɡ?HyperLynx? 內(nèi)置的端接向?qū)В?/p>

圖 1 和圖 2：有信號(hào)質(zhì)量問(wèn)題的拓?fù)洌ㄗ螅?，以及增加終端匹配器且信號(hào)清晰的同一拓?fù)洌ㄓ遥?/p>

DDRX 中的時(shí)序問(wèn)題

隨著更寬的并行總線（例如 DDR3/4）逐漸進(jìn)入 GHz 領(lǐng)域并成為 PCB 設(shè)計(jì)中的通用組件，正確地解決信號(hào)完整性問(wèn)題比以往任何時(shí)候更加重要。

例如，DDR3 SDRAM 相比 DDR2 有很大的改進(jìn)，其比特率涵蓋了 800 Mb/s 到 1600 Mb/s 甚至更寬的范圍。此外，DDR3 的比特預(yù)取架構(gòu)還提高了帶寬，降低了工作電壓 (1.5V)，并且改變了驅(qū)動(dòng)器阻抗和片內(nèi)終端匹配器 (ODT) 方案。DDR3 使用 “fly-by” 拓?fù)?，這意味著地址／命令／控制和時(shí)鐘均采用菊花鏈方式從一個(gè) DRAM 元器件連接到另一個(gè)。當(dāng)與正確的 VTT 終端匹配器配合使用時(shí)，DDR3 將會(huì)受益于增大的帶寬和改進(jìn)的信號(hào)完整性。與此同時(shí)，DDR3 也帶來(lái)了新的信號(hào)完整性設(shè)計(jì)挑戰(zhàn)，特別是與 ODT 方案、更高的比特率以及時(shí)序偏移相關(guān)的挑戰(zhàn)。

盡管負(fù)責(zé)執(zhí)行自動(dòng)寫入／讀取均衡校準(zhǔn)的控制器能夠優(yōu)化設(shè)計(jì)的時(shí)序裕度，但設(shè)計(jì)人員在將設(shè)計(jì)交付加工之前仍需確保其具有足夠的裕量。DDR3 接口中的時(shí)序裕度非常小，以至于“經(jīng)驗(yàn)法則”無(wú)法奏效，而必須通過(guò)詳細(xì)的設(shè)計(jì)分析才能確保設(shè)計(jì)能夠高速工作。

要分析這些復(fù)雜的時(shí)序關(guān)系可能很困難。要識(shí)別并解決一般的 DDR 器件故障，或具體而言，解決復(fù)雜的時(shí)序關(guān)系，工程師需要進(jìn)行根本原因分析，而這可能是一項(xiàng)艱難而且乏味的任務(wù)。

導(dǎo)致產(chǎn)品失效的設(shè)計(jì)問(wèn)題可能出自多個(gè)源頭，并且往往會(huì)由于花費(fèi)在查找和解決問(wèn)題上的時(shí)間而造成項(xiàng)目排程和上市交付發(fā)生延誤。領(lǐng)先的仿真工具可通過(guò)分析低至可接受的誤碼率的信號(hào)，幫助工程師快速找出故障的根本原因并加以修正。

分析 SI DDR SDRAM系統(tǒng)

JEDEC 有一份要求清單，工程師要想設(shè)計(jì)成功的產(chǎn)品，必須滿足其中的要求。DDR SDRAM 必須滿足上述要求才能正常工作并防止出現(xiàn)信號(hào)完整性問(wèn)題，這一點(diǎn)非常關(guān)鍵。但執(zhí)行所有必要的測(cè)量和計(jì)算可能是 一項(xiàng)極其艱巨的任務(wù)。

有時(shí)，可通過(guò)嚴(yán)格遵守控制器供應(yīng)商提供的 Layout 準(zhǔn)則一并避免這些測(cè)量。但如果由于不同的系統(tǒng)和項(xiàng)目約束導(dǎo)致無(wú)法滿足設(shè)計(jì)準(zhǔn)則，這時(shí)應(yīng)當(dāng)如何？或者，如果您已接近滿足設(shè)計(jì)準(zhǔn)則，但仍希望驗(yàn)證是否足夠接近要求從而保證設(shè)備能夠按預(yù)期運(yùn)行，這時(shí)又當(dāng)如何？再者，如果您沒有足夠的時(shí)間確保符合所有準(zhǔn)則，而只是希望在 Layout 之前進(jìn)行一次快速檢查呢？

在上述情形下，最佳解決方案便是仿真，從而讓您能夠快速分析您的設(shè)計(jì)中是否存在任何信號(hào)完整性問(wèn)題。利用 HyperLynx? DDR 向?qū)?，您可以在一次運(yùn)行中對(duì)整個(gè) DDR 通道進(jìn)行仿真。從設(shè)備供應(yīng)商收集到需要的模型后，只需十分鐘的仿真設(shè)置時(shí)間，因而完全有可能在不錯(cuò)過(guò)截止期限的前提下使用仿真。

圖 3：使用 HyperLynx DDR 向?qū)Э焖賹?duì)整個(gè) DDR 通道進(jìn)行仿真，以確保產(chǎn)品性能。

設(shè)置過(guò)程非常輕松，向?qū)?huì)提示設(shè)置仿真所需的全部問(wèn)題。用戶可回答相關(guān)的信息，包括選擇用于控制器和存儲(chǔ)器件的 IBIS 模型、讀／寫周期的驅(qū)動(dòng)強(qiáng)度值、片內(nèi)終端匹配器 (ODT)，以及字節(jié)通道／Strobe／ 掩膜分配等。可以保存向?qū)渲貌⒅匦抡{(diào)用以便將來(lái)使用，從而節(jié)省未來(lái)項(xiàng)目中的量產(chǎn)爬坡時(shí)間。仿真可在 Layout 之前或之后運(yùn)行，從而幫助定義 Layout 要求以及在完成 Layout 之后對(duì)其進(jìn)行驗(yàn)證。

總結(jié)

DDR SDRAM 給電子產(chǎn)品帶來(lái)了新的強(qiáng)大功能。與其他高速設(shè)計(jì)技術(shù)一樣，DDR 存儲(chǔ)器也面臨諸多挑戰(zhàn)。信號(hào)完整性是一項(xiàng)很容易破壞的要素，需要小心維護(hù)以免發(fā)生代價(jià)不菲的產(chǎn)品故障。仿真是確保信號(hào)完整性的有效方法，利用它可以考慮阻抗變化和時(shí)序延遲等板級(jí)影響，從而提供存儲(chǔ)器接口的全面剖析。功能強(qiáng)大的仿真工具有助于確保您的設(shè)計(jì)符合 JEDEC 或自定義標(biāo)準(zhǔn)，并且您的最終產(chǎn)品能以正確的性能和速度運(yùn)行。

HyperLynx DDR 向?qū)Э膳c包括 PADS? 和 Xpedition? 在內(nèi)的多種 PCB 設(shè)計(jì)流程配合使用。