12月12日(北京時間),臺積電(TSMC)在IEEE IEDM會議上,發表了一篇論文,概述了其5nm工藝所取得的初步成果。對于目前正在使用N7或N7P流程的客戶,此流程將是下一步,因為它在兩者之間共享一些設計規則。新的N5工藝將提供7nm變體以上的完整節點增加,并在10層以上的層中廣泛使用EUV技術,從而減少了7nm以上的生產總步驟。新的5nm工藝還采用了臺積電的下一代FinFET技術。
芯片命名
公開資料顯示,臺積電5nm EUV工藝可提供整體邏輯密度增加約1.84倍,功率增益提高15%或功率降低30%的整體產品。當前的測試芯片具有256 Mb的SRAM和一些邏輯,平均收益率為80%,峰值為90%以上,盡管可以縮小到現代移動芯片的大小,但收益率要低得多。該技術目前處于風險生產中,計劃于2020年上半年投入量產。這意味著基于5nm的芯片應在2020年下半年準備就緒。
使用密集庫時,TSMC的7nm工藝目前每平方毫米(mTr / mm2)僅生產1億個晶體管,約為96.27 mTr / mm2。這意味著新的5nm工藝應為177.14 mTr / mm2。
產量明細
作為任何風險生產的一部分,制造廠會生產大量測試芯片,以驗證過程是否按預期進行。對于5nm,TSMC公開了兩種芯片:一種基于SRAM,另一種則結合了SRAM,邏輯和IO。
對于SRAM芯片,TSMC展示了它同時具有大電流(HC)和高密度(HD)SRAM單元,其尺寸分別為25000 nm 2和21000 nm 2。臺積電正在積極推廣其HD SRAM單元,這是有史以來最小的。
對于組合芯片,TSMC表示該芯片包含30%SRAM,60%邏輯(CPU / GPU)和10%IO。該芯片中包含256兆位的SRAM,這意味著我們可以計算大小。256 Mbit SRAM單元(在21000 nm 2處)的管芯面積為5.376 mm 2。臺積電表示,該芯片不包含自修復電路,這意味著我們無需添加額外的晶體管即可實現這一功能。如果SRAM是芯片的30%,則整個芯片應為17.92 mm 2左右。
對于該芯片,臺積電公布的平均良率約為80%,每片晶圓的峰值良率大于90%。了解了良率和芯片尺寸后,我們可以轉到一個普通的在線每芯片晶圓計算器來推斷缺陷率。為簡單起見,我們假設芯片是正方形的,我們可以調整缺陷率以等于80%的良率。使用計算器,一個300 mm的晶片具有17.92 mm 2的管芯,每個晶片將產生3252個管芯。80%的成品率將意味著每個晶圓2602個良好的管芯,這對應于每平方厘米1.271個缺陷率。
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