（文章來源：一博科技）

讓你評估高速串行信號的串擾,你會說它們的串擾在-40db以下,沒什么影響。但是如果讓你評估像DDR這種并行信號的串擾,你說DQ0和DQ1的串擾-30db,DQ1和DQ2的串擾-25db,DQ2和DQ3的串擾。

根據以往的經驗,今天大家都會懷著無比沉重的心情來到公司上班,高速先生也表示深深的理解哈,所以今天的文章是非常的簡潔而形象的,以便滿足大家今天不想多動腦的欲望。記得前幾篇文章提到過人工智能的話題,我們就接著說一點技術上的東西哈。在人工智能迅速冒起的熱潮中,作為核心算力的DDR模塊無疑出了一次很大的風頭。因為在追求超大算力的情況下,人們對DDR的容量和速率要求越來越高。

我們高速先生接觸的算力卡一塊比一塊小,但是板內的DDR模塊卻有越來越多的趨勢,動不動就上4通道、8通道,甚至更多。而且在顆粒數量不斷提高的同時,我們要求的速率基本也越來越高,基本都是2400Mbps起步,最高的有做過3200Mbps的。加上板子密度越來越小,從我們這一年多以來接觸的各種DDR的設計來看,可以毫不夸張的和大家說,現在DDR的設計難度可能已經超過了很多人的想象了。

做過DDR設計的同行都知道,在非常密的顆粒排布下,想成功的把所有的信號拉出來可能都要去條命,然后導通之后還要把手抓穩去做抖一下就讓你想剁手的等長(5mil,2mil,我們有見過客戶要求做1mil的……),當你以為可以收工的時候,客戶還要抱著看上去和你商量的態度說你的間距能不能再拉開一點。

我們的設計工程師是非常嚴謹的,能拉開1mil也是愛的,雖然可能自己也不知道辛辛苦苦拉開的1mil到底有什么用,就好像做等長的時候辛辛苦苦做的2mil等長有什么用是一樣一樣的。

一般的結果都是這樣的:我們工程師經過不斷掙扎之后,時間也去得差不多了,客戶也終于體諒了我們工程師的痛苦,大家終于強行達成了共識:辛苦了,要不就這樣好了。終于,不用再做更嚴格的等長了,終于不用再拉開0.5mil的間距了。雖然客戶的內心是在想:其實應該還可以繼續。

那等長做好了,間距也看起來不能再拉開了,交給我們SI成員進行仿真,在我們的眼中這樣的一組數據信號的結果已經是非常不錯了。大概是這樣的:

從這組數據信號眼圖的Aperture來看,整個高低電平的裕量是非常大的,這樣的眼圖在實際調試肯定是PASS的。但是如果我把一些point標出來讓大家再看同一個眼圖的話,你們可能會覺得有點驚訝:為什么我的等長都做到了2mil,間距也已經拉開到不能再開了,但是看這組數據的延時居然差了快50ps(下圖藍色mask),電平上面的幅度振蕩也超過了100mV(下圖紅色mask)。

數據信號是嚴格點對點的信號,我們的阻抗是40歐姆,然后我們的芯片驅動和芯片接收的ODT也是40歐姆,那說明了這樣的延時和電平振蕩并不是由阻抗不匹配的反射造成的(至少很大部分不是)。那這個時候我們又把目光集中到了很難分析的串擾了。從我們的專業角度來看,的確是串擾要背這個鍋。在這里我們不說一些很復雜的理論和公式,我們僅以下面的幾張圖來讓大家理解串擾到底是怎么影響到我們的電平振蕩和延時的。

再回到我們上面的一組DDR數據信號,對于他們而言就更復雜了,一組8根DQ加上DM信號都有著不同的碼型,互相之間的串擾影響就導致了他們的眼圖呈現出不同的延時和電平振蕩了。其實理論可能很復雜,但是他的表現形式就是這樣的?？傊?對于像DDR這種并行信號的串擾,還是在時域的角度上去分析會更直觀和有說服力。當然難度也擺在這里,你必須把整組信號乃至整個通道的信號一起分析,才能得到串擾影響的最大化。

所以呢,我們做了5mil甚至更小的等長和上面仿真波形的50ps來比,真的是很微不足道。實際上串擾在DDR模塊里的確會有更為嚴重的影響,試想一下,我們在高速串行信號里面5mV的串擾都覺得非常大了,在DDR模塊里居然能有上百mV。當然兩者還是有很大差異的,高速串行信號的眼圖裕量目前和DDR相比還是小很多,一般只有100mV以內,我們目前的DDR系統的高低電平的裕量有幾百mV,而且DDR的速率也決定了走線的損耗基本對它沒太大的影響。

所以我們對100mV的串擾結果還是可以接受,而且從整個波形來看,裕量也還是很大。但是隨著DDR的電平越來越低,相應的裕量肯定也會越來越小,到那時候串擾可能就會影響很嚴重了。
（責任編輯：fqj）