（文章來(lái)源：亞德諾半導(dǎo)體）

對(duì)于需要高動(dòng)態(tài)范圍的應(yīng)用，通常使用Σ-Δ轉(zhuǎn)換器。這些應(yīng)用主要可以在化學(xué)分析、醫(yī)療保健和體重管理領(lǐng)域找到。但是，其中許多模塊無(wú)法快速轉(zhuǎn)換。圖1中的電路描述了一種將高動(dòng)態(tài)范圍與高轉(zhuǎn)換率相結(jié)合的方法。

圖1中的電路顯示了帶有2.5 MSPS和上游可編程儀表放大器的16位SAR轉(zhuǎn)換器，它將增益設(shè)置為1或100。通過(guò)在FPGA中進(jìn)行過(guò)采樣和數(shù)字信號(hào)處理，該電路可實(shí)現(xiàn)大于125 dB的動(dòng)態(tài)范圍，并且仍然非常安靜。高動(dòng)態(tài)范圍是通過(guò)AD8253的自動(dòng)切換和過(guò)采樣實(shí)現(xiàn)的，其中信號(hào)的采樣速率遠(yuǎn)高于奈奎斯特頻率。根據(jù)經(jīng)驗(yàn)，采樣頻率加倍可在原始信號(hào)帶寬下將信噪比(SNR)提高約3 dB。在圖1所示的電路中，仍然在FPGA中應(yīng)用數(shù)字濾波，以消除高于目標(biāo)信號(hào)帶寬的噪聲。

圖1.具有自動(dòng)增益調(diào)節(jié)功能的SAR轉(zhuǎn)換器。為了獲得最大動(dòng)態(tài)范圍，在輸入端使用儀表放大器將極低信號(hào)放大100倍。有關(guān)噪聲的一些注意事項(xiàng)如下：

對(duì)于>126 dB的動(dòng)態(tài)范圍要求，在3 V (6 V p-p)輸入信號(hào)時(shí)產(chǎn)生的最大噪聲級(jí)為1 ?V rms。AD7985是具有2.5 MSPS的16位SAR轉(zhuǎn)換器。如果它以600 kSPS（低功率損耗為11 mW）和72過(guò)采樣系數(shù)運(yùn)行，則產(chǎn)生大約8 kSPS的采樣率，因此帶寬為4 kHz。在這些條件下，將產(chǎn)生最大15.8 nV/√Hz的噪聲密度(ND)。該值對(duì)于選擇正確的儀表放大器很重要。ADC通常具有89 dB的SNR，而系數(shù)為72的過(guò)采樣會(huì)額外增加18 dB，因此仍需要大約20 dB才能達(dá)到126 dB的目標(biāo)，這是儀表放大器的任務(wù)。AD8253的增益為100時(shí)，其值為11 nV/√Hz。下方用作ADC驅(qū)動(dòng)器和用于電平調(diào)節(jié)的AD8021又增加了2.1 nV/√Hz的噪聲。

圖2.過(guò)采樣的增加消除了部分噪聲。模擬信號(hào)鏈由基準(zhǔn)電壓ADR439（或REF194）以及ADA4004-2完成，作為基準(zhǔn)緩沖區(qū)和驅(qū)動(dòng)器，用于產(chǎn)生偏移電壓。

除模擬路徑中的組件外，F(xiàn)PGA（或處理器）對(duì)電路性能也很重要。關(guān)鍵任務(wù)是將儀表放大器的增益從1切換為100。為此，對(duì)許多閾值進(jìn)行了編程以確保ADC不飽和。因此，AD8253在輸入電壓高達(dá)20 mV左右時(shí)以100為增益運(yùn)行，這使得ADC輸入端的最大電壓達(dá)2.0 V。然后，F(xiàn)PGA將AD8253的增益降至1且沒(méi)有延遲，以防止過(guò)載（見(jiàn)圖3）。

圖3.增益開(kāi)關(guān)示例。

電路的變化可通過(guò)AD7980（16位、1 MSPS）、AD7982（18位、1 MSPS）或AD7986（18位、2 MSPS）等其他ADC操作。同樣，不使用增益為1、10、100和1000的AD8253，而改用具有較低范圍的AD8251等儀表放大器（增益為1、2、4和8）。基準(zhǔn)電壓的選擇也可能會(huì)改變。
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