過去十幾年，在以消費電子產(chǎn)品為代表的智能化浪潮推動下，半導(dǎo)體產(chǎn)業(yè)取得了長足的進(jìn)步，EDA工具也經(jīng)歷了發(fā)展史上最為繁榮的階段。作為芯片設(shè)計生產(chǎn)的必備工具，EDA用不到百億美金的市場規(guī)模，支撐起了幾千億美金集成電路產(chǎn)業(yè)的欣欣向榮。

人工智能（AI）、機器學(xué)習(xí)（ML）成為電子科技深刻變革的主要推動力，它們正在進(jìn)行更深層次的滲透，從方方面面影響我們的生活。半導(dǎo)體和電子產(chǎn)品繼續(xù)主導(dǎo)現(xiàn)代生活的同時，AI與ML也在改變背后的設(shè)計體系，使其不斷推陳出新，成為所有創(chuàng)新的源頭活水。

AI、ML使芯片設(shè)計生產(chǎn)力產(chǎn)生質(zhì)的飛躍

AI、ML與EDA方法學(xué)的融合是革命性的一步。

近來，兩大EDA巨頭Cadence（楷登電子）和Synopsys（新思科技）在這方面都有動作，使芯片設(shè)計生產(chǎn)力有了質(zhì)的飛躍。

Cadence發(fā)布了基于機器學(xué)習(xí)引擎的更新版數(shù)字全流程工具，同時基于其研發(fā)的iSpatial技術(shù)，支持全流程集成。這一新版數(shù)字全流程采用了支持ML功能的統(tǒng)一布局布線和物理優(yōu)化引擎等多項技術(shù)，吞吐量最高提升3倍，PPA最高提升20%。據(jù)了解，這一采用統(tǒng)一的布線和物理優(yōu)化引擎，已經(jīng)完成數(shù)百次從16nm到5nm及更小工藝節(jié)點的成功投片，被證明能夠進(jìn)一步優(yōu)化功耗、性能和面積，廣泛應(yīng)用于汽車、移動、網(wǎng)絡(luò)、高性能計算和AI等各個領(lǐng)域。


全新Cadence數(shù)字全流程的實現(xiàn)包括如下關(guān)鍵技術(shù)：

• Cadence數(shù)字全流程iSpatial技術(shù)：iSpatial技術(shù)將Innovus設(shè)計實現(xiàn)系統(tǒng)的GigaPlace布線引擎和GigaOpt優(yōu)化器集成到Genus綜合解決方案，支持布線層分配，有效時鐘偏移和通孔支柱等特性。用戶可以使用統(tǒng)一的用戶界面和數(shù)據(jù)庫完成從Genus物理綜合到Innovus設(shè)計實現(xiàn)的無縫銜接。
• ML功能：用戶可用現(xiàn)有設(shè)計訓(xùn)練iSpatial優(yōu)化技術(shù)，實現(xiàn)傳統(tǒng)布局布線流程設(shè)計裕度的最小化。
• 優(yōu)化簽核收斂：數(shù)字全流程采用統(tǒng)一的設(shè)計實現(xiàn)、時序簽核及電壓降簽核引擎，通過所有物理、時序和可靠性目標(biāo)設(shè)計的同時收斂來增強簽核性能，幫助客戶降低設(shè)計裕度，減少迭代。

Cadence這一全新發(fā)布的重大意義在于：它實現(xiàn)了數(shù)字全流程基于機器學(xué)習(xí)引擎，包括Innovus設(shè)計實現(xiàn)系統(tǒng)、Genus綜合解決方案、Tempus時序簽核解決方案和Voltus IC電源完整性解決方案，覆蓋數(shù)字設(shè)計前端、后端、綜合、電源完整性、signoff等。與傳統(tǒng)EDA工具使用的設(shè)計方法學(xué)引擎相比，新版數(shù)字全流程通過iSpatial技術(shù)、ML等進(jìn)行了全面優(yōu)化，從而提升了設(shè)計效率和質(zhì)量，獲得3倍的吞吐量提升。

新思科技推出了自主人工智能應(yīng)用程序——DSO.ai(Design Space Optimization AI)，DSO.ai能夠在芯片設(shè)計的巨大求解空間里搜索優(yōu)化目標(biāo)。通過對芯片設(shè)計流程選項的探索，能夠自主執(zhí)行次要決策，而芯片設(shè)計工程師可以進(jìn)行更高階的操作，從而提升整體的生產(chǎn)力。

DSO.ai采用機器學(xué)習(xí)技術(shù)來執(zhí)行大規(guī)模搜索任務(wù)，能夠自主運行成千上萬的探索矢量，并實時獲取千兆字節(jié)的高速設(shè)計分析數(shù)據(jù)。DSO.ai引擎通過獲取由芯片設(shè)計工具生成的大數(shù)據(jù)流，并用它來探索搜索空間、觀察設(shè)計隨時間的演變情況，同時調(diào)整設(shè)計選擇、技術(shù)參數(shù)和工作流程，以指導(dǎo)探索過程向多維優(yōu)化的目標(biāo)發(fā)展。同時，DSO.ai可以自主執(zhí)行如調(diào)整工具設(shè)置等次要決策，為開發(fā)者減負(fù)。

EDA從自動化走向智能化

Cadence全球 AI 研發(fā)中心高級 AI 研發(fā)總監(jiān)丁渭濱曾公開分享過Cadence在機器學(xué)習(xí)領(lǐng)域的定位，分別從 Inside 和 Outside 兩方面，他指出：Inside 注重于工具本身，力圖讓工具更智能，使得用戶獲得更好的PPA和更快的引擎，從而提升測試和診斷性能表現(xiàn)；Outside 則注重于人，讓機器通過學(xué)習(xí)的方式積累經(jīng)驗，減少人工干預(yù)，極大地釋放生產(chǎn)力。這也正是EDA工具方角度對于AI能力的詮釋：利用 AI 做更智能的芯片設(shè)計工具，同時實現(xiàn)以更少的人力、資源、時間投入來設(shè)計芯片。


新思科技人工智能實驗室主任廖仁億曾表示，EDA未來的終極形式就是AI。在繼續(xù)提升其設(shè)計工具的產(chǎn)品性能時，AI 技術(shù)是最重要的力量之一。

新思方面認(rèn)為，芯片設(shè)計是一個蘊藏更多潛在可優(yōu)化方案的巨大求解空間。在如此巨大的空間進(jìn)行搜索是一項非常費力的工作，在現(xiàn)有經(jīng)驗和系統(tǒng)知識的指導(dǎo)下仍需要數(shù)周的實驗時間。此外，芯片設(shè)計流程往往會消耗并生成數(shù)TB的高維數(shù)據(jù)，這些數(shù)據(jù)通常在眾多單獨優(yōu)化的孤島上進(jìn)行區(qū)分和分段。為了創(chuàng)建最佳設(shè)計方案，開發(fā)者必須獲取大量的高速數(shù)據(jù)，并在分析不全面的情況下，即時做出極具挑戰(zhàn)的決策，這通常會導(dǎo)致決策疲勞和過度的設(shè)計約束。特別是在當(dāng)今競爭異常激烈的市場和嚴(yán)格的芯片制造要求下，合格方案和最佳方案之間的差異可能意味著數(shù)百MHz性能、數(shù)小時電池壽命以及數(shù)百萬美元設(shè)計成本的差距。

通過大規(guī)模擴(kuò)展設(shè)計工作流程，DSO.ai讓用戶能夠洞悉難以探索的設(shè)計、工藝和技術(shù)解決方案空間，幫助芯片設(shè)計團(tuán)隊在預(yù)算和進(jìn)度內(nèi)，將更好性能和更高能效的差異化產(chǎn)品推向市場。

目前看來，市場對于顛覆性的EDA方法學(xué)充滿了期待。

MediaTek計算和人工智能技術(shù)事業(yè)部總經(jīng)理Dr. SA Hwang認(rèn)為，通過Cadence的Innovus設(shè)計實現(xiàn)系統(tǒng)GigaOpt優(yōu)化器工具新增的機器學(xué)習(xí)能力，得以快速完成CPU核心的自動訓(xùn)練，提高最大頻率，并將時序總負(fù)余量降低80%。簽核設(shè)計收斂的總周轉(zhuǎn)時間可以縮短2倍。

三星電子代工設(shè)計平臺開發(fā)執(zhí)行副總裁Jaehong Park對兩家公司新技術(shù)的應(yīng)用情況分別給出了評價。他認(rèn)為Cadence的iSpatial技術(shù)可以精確預(yù)測完整布局對PPA的優(yōu)化幅度，實現(xiàn)了RTL、設(shè)計約束和布局布線的快速迭代，使總功耗減少了6%，且設(shè)計周轉(zhuǎn)時間加快了3倍。同時，機器學(xué)習(xí)能力讓三星Foundry 的4nm EUV節(jié)點訓(xùn)練設(shè)計模型上，實現(xiàn)了5%的額外性能提升和5%的漏電功率減少。

而對于Synopsys的DSO.ai，他表示原本需要多位設(shè)計專家耗時一個多月才可完成的設(shè)計，采用DSO.ai只要短短3天即可完成。這種AI驅(qū)動的設(shè)計方法將使三星的用戶能夠在芯片設(shè)計中充分利用其先進(jìn)技術(shù)的優(yōu)勢。

EDA方法學(xué)為什么會被AI、ML顛覆？

作為一門AI科學(xué)，ML適用于在經(jīng)驗學(xué)習(xí)中改善具體算法的性能，它能夠根據(jù)數(shù)據(jù)以及以往經(jīng)驗，來優(yōu)化程序的性能標(biāo)準(zhǔn)。在經(jīng)過大量的訓(xùn)練之后，能夠進(jìn)行自我決策。對于芯片設(shè)計工程師來說，每天有大量工作都涉及決策。二者天然存在交匯點。引入ML后，EDA工具變得更加智能，能夠以更快的時間提供更優(yōu)的解決方案。

Cadence的丁渭濱曾以IC設(shè)計中的布線為例談到，這個關(guān)鍵的步驟需要長時間運算才能得到最終結(jié)果。隨著從7nm到5nm再到 3nm，運行的時間不止是線性增長的問題，伴隨而來的還有：前端布線之前做了很多優(yōu)化，布線之后看到的東西卻截然不同。

如何解決這個問題？可能有多種策略：有人會在布線前多留一些裕量，保證后面的跳變少一些，芯片性能也能保證。這樣理論上固然可以，但是會浪費資源。另外還有一些策略是局部進(jìn)行調(diào)整，但通常像亂槍打鳥，效率低下。丁渭濱說，像布線這種由幾百個甚至更多特征來決定的復(fù)雜工作，非常適合引入ML來解決問題。

Synopsys也希望通過最新的DSO.ai充分利用最有價值的資源，釋放工程設(shè)計創(chuàng)造力。使開發(fā)者能夠從費時的手動操作中解放出來，新員工也能快速上手且達(dá)到經(jīng)驗豐富的專家水平，此外設(shè)計和制造的總體成本也被降至最低。

EDA擁抱AI、ML成為必然趨勢。

隨著AI、ML向各個行業(yè)的滲透，下游的場景需求倒推給上游，這意味著芯片的設(shè)計也要符合場景需求。

還有一個顯著的變化是，越來越多的系統(tǒng)廠商開始涉足芯片設(shè)計，他們更多是受應(yīng)用驅(qū)動的思路，這對于EDA工具也是新的挑戰(zhàn)。一直以來，EDA廠商與晶圓廠保持著緊密的合作，便于根據(jù)先進(jìn)工藝進(jìn)行迭代演進(jìn)，但現(xiàn)在，他們還需要打破傳統(tǒng)，協(xié)助產(chǎn)業(yè)鏈客戶達(dá)成及時上市時間、復(fù)雜設(shè)計、驗證及模擬流程，滿足市場對產(chǎn)品功能與功耗的要求，以及更為先進(jìn)的半導(dǎo)體工藝和封裝要求。

工程師該為融入AI、ML的EDA工具感到顫抖嗎？

設(shè)計芯片是一件非常復(fù)雜的事情，需要整個設(shè)計團(tuán)隊的通力合作，需要每位工程師貢獻(xiàn)出自己的經(jīng)驗，進(jìn)行不斷的修正，才能提升芯片PPA。

由于這種經(jīng)驗分散在每個人的大腦中，在實際項目中不論是發(fā)現(xiàn)問題還是解決問題，效率提升都是有限的。但是，將ML融入EDA方法學(xué)中，機器就可以看到和累積所有人的經(jīng)驗，通過不斷地學(xué)習(xí)變得越來越穩(wěn)定，逐漸擺脫對人的經(jīng)驗的依賴。丁渭濱指出，如果到了這個階段，芯片設(shè)計就走向了一個新高度，一個嶄新的天地。

美國國防部高級研究計劃局（DARPA）的電子資產(chǎn)智能設(shè)計（IDEA）項目，是 DARPA 電子復(fù)興計劃（ERI）六個新項目之一，旨在利用先進(jìn)的機器學(xué)習(xí)技術(shù)為片上系統(tǒng)（SoC）、系統(tǒng)封裝（SiP）和印刷電路板（PCB）打造統(tǒng)一平臺，開發(fā)完整集成的智能設(shè)計流程，從而實現(xiàn)更加自動化的電子設(shè)計能力。Cadence通過篩選參與到了這一項目中，并獲得了最大一筆項目撥款。

無人芯片設(shè)計，毫無疑問是一種更為快速且經(jīng)濟(jì)高效地生成新型芯片設(shè)計的方法。在通往這一終極目標(biāo)的道路上，數(shù)字全流程的實現(xiàn)具有里程碑意義。但即便如此，芯片設(shè)計對于人的經(jīng)驗的仰賴短期內(nèi)無法通過機器實現(xiàn)，特別是在模擬設(shè)計領(lǐng)域。也正是如此，使其成為了DARPA的攻關(guān)重點之一。Cadence在模擬設(shè)計領(lǐng)域的絕對領(lǐng)先地位，以及使用ML進(jìn)行芯片設(shè)計的創(chuàng)新方向與DARPA相契合，應(yīng)該是其入圍的主要原因。

就像所有行業(yè)在轉(zhuǎn)型升級過程中，不可避免會帶來勞動力的淘汰，但同時，新的機會也會產(chǎn)生。工程師將承擔(dān)更復(fù)雜、更具創(chuàng)造力的工作，輔以更智能的EDA工具，能夠進(jìn)一步激發(fā)創(chuàng)新。

在通往無人芯片設(shè)計的道路絕非一片通途，人類在探索AI提高生產(chǎn)率方面還有相當(dāng)長的路要走。我們今天所看到的變化，也僅僅是冰山一角。但不管怎樣，機器學(xué)習(xí)已經(jīng)開始在 EDA 領(lǐng)域發(fā)揮重要作用了，未來，它還有更多提供顛覆性突破來解決半導(dǎo)體難題的機會。

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