1. Storage Capacitor

DRAM Storage Cell 使用 Storage Capacitor 來(lái)存儲(chǔ) Bit 信息。

從原理層面上看，一個(gè)最簡(jiǎn)單的，存儲(chǔ)一個(gè) Bit 信息的 DRAM Storage Cell 的結(jié)構(gòu)如下圖所示：

由以下 4 個(gè)部分組成：

Storage Capacitor，即存儲(chǔ)電容，它通過(guò)存儲(chǔ)在其中的電荷的多和少，或者說(shuō)電容兩端電壓差的高和低，來(lái)表示邏輯上的 1 和 0。

Access Transistor，即訪問(wèn)晶體管，它的導(dǎo)通和截止，決定了允許或禁止對(duì) Storage Capacitor 所存儲(chǔ)的信息的讀取和改寫(xiě)。

Wordline，即字線，它決定了 Access Transistor 的導(dǎo)通或者截止。

Bitline，即位線，它是外界訪問(wèn) Storage Capacitor 的唯一通道，當(dāng) Access Transistor 導(dǎo)通后，外界可以通過(guò) Bitline 對(duì) Storage Capacitor 進(jìn)行讀取或者寫(xiě)入操作。

Storage Capacitor 的 Common 端接在 Vcc/2。
當(dāng) Storage Capacitor 存儲(chǔ)的信息為 1 時(shí)，另一端電壓為 Vcc，此時(shí)其所存儲(chǔ)的電荷

Q = +Vcc/2 / C

當(dāng) Storage Capacitor 存儲(chǔ)的信息為 0 時(shí)，另一端電壓為 0，此時(shí)其所存儲(chǔ)的電荷

Q = -Vcc/2 / C

1.1 數(shù)據(jù)讀寫(xiě)原理

從上面的結(jié)構(gòu)圖上分析，我們可以很容易的推測(cè)出 DRAM Storage Cell 的數(shù)據(jù)讀寫(xiě)流程：

讀數(shù)據(jù)時(shí)，Wordline 設(shè)為邏輯高電平，打開(kāi) Access Transistor，然后讀取 Bitline 上的狀態(tài)

寫(xiě)數(shù)據(jù)時(shí)，先把要寫(xiě)入的電平狀態(tài)設(shè)定到 Bitline 上，然后打開(kāi) Access Transistor，通過(guò) Bitline 改變 Storage Capacitor 內(nèi)部的狀態(tài)。

然而，在具體實(shí)現(xiàn)上，如果按照上面的流程對(duì) DRAM Storage Cell 進(jìn)行讀寫(xiě)，會(huì)遇到以下的問(wèn)題：

外界的邏輯電平與 Storage Capacitor 的電平不匹配
由于 Bitline 的電容值比 Storage Capacitor 要大的多（通常為 10 倍以上），當(dāng) Access Transistor 導(dǎo)通后，如果 Storage Capacitor 存儲(chǔ)的信息為 1 時(shí)，Bitline 電壓變化非常小。外界電路無(wú)法直接通過(guò) Bitline 來(lái)讀取 Storage Capacitor 所存儲(chǔ)的信息。

進(jìn)行一次讀取操作后，Storage Capacitor 存儲(chǔ)的電荷會(huì)變化
在進(jìn)行一次讀取操作的過(guò)程中，Access Transistor 導(dǎo)通后，由于 Bitline 和 Storage Capacitor 端的電壓不一致，會(huì)導(dǎo)致 Storage Capacitor 中存儲(chǔ)的電荷量被改變。最終可能會(huì)導(dǎo)致在下一次讀取操作過(guò)程中，無(wú)法正確的判斷 Storage Capacitor 內(nèi)存儲(chǔ)的信息。

由于 Capacitor 的物理特性，即使不進(jìn)行讀寫(xiě)操作，其所存儲(chǔ)的電荷都會(huì)慢慢變少
這個(gè)特性要求 DRAM 在沒(méi)有讀寫(xiě)操作時(shí)，也要主動(dòng)對(duì) Storage Capacitor 進(jìn)行電荷恢復(fù)的操作。

為解決上述的問(wèn)題，DRAM 在設(shè)計(jì)上，引入了 Differential Sense Amplifier。

2. Differential Sense Amplifier

Differential Sense Amplifier 包含 Sensing Circuit 和 Voltage Equalization Circuit 兩個(gè)主要部分。它主要的功能就是將 Storage Capacitor 存儲(chǔ)的信息轉(zhuǎn)換為邏輯 1 或者 0 所對(duì)應(yīng)的電壓，并且呈現(xiàn)到 Bitline 上。同時(shí)，在完成一次讀取操作后，通過(guò) Bitline 將 Storage Capacitor 中的電荷恢復(fù)到讀取之前的狀態(tài)。

在后面的小節(jié)中，我們通過(guò)完整的數(shù)據(jù)讀取和寫(xiě)入過(guò)程，來(lái)了解 Differential Sense Amplifier 工作原理。

2.1 Read Operation

一個(gè)完整的 Read Operation 包含了，Precharge、Access、Sense、Restore 四個(gè)階段。后續(xù)的小節(jié)中，將描述從 Storage Capacitor 讀取 Bit 1 的完整過(guò)程。

2.1.1 Precharge

在這個(gè)階段，首先會(huì)通過(guò)控制 EQ 信號(hào)，讓 Te1、Te2、Te3 晶體管處于導(dǎo)通狀態(tài)，將 Bitline 和 /Bitline 線上的電壓穩(wěn)定在 Vref 上, Vref = Vcc/2。然后進(jìn)入到下一個(gè)階段。

2.1.2 Access

經(jīng)過(guò) Precharge 階段， Bitline 和 /Bitline 線上的電壓已經(jīng)穩(wěn)定在 Vref 上了，此時(shí)，通過(guò)控制 Wordline 信號(hào)，將 Ta 晶體管導(dǎo)通。Storage Capacitor 中存儲(chǔ)正電荷會(huì)流向 Bitline，繼而將 Bitline 的電壓拉升到 Vref+。然后進(jìn)入到下一個(gè)階段。

2.1.3 Sense

由于在 Access 階段，Bitline 的電壓被拉升到 Vref+，Tn2 會(huì)比 Tn1 更具導(dǎo)通性，Tp1 則會(huì)比 Tp2 更具導(dǎo)通性。
此時(shí)，SAN (Sense-Amplifier N-Fet Control) 會(huì)被設(shè)定為邏輯 0 的電壓，SAP (Sense-Amplifier P-Fet Control) 則會(huì)被設(shè)定為邏輯 1 的電壓，即 Vcc。由于 Tn2 會(huì)比 Tn1 更具導(dǎo)通性，/Bitline 上的電壓會(huì)更快被 SAN 拉到邏輯 0 電壓，同理，Bitline 上的電壓也會(huì)更快被 SAP 拉到邏輯 1 電壓。接著 Tp1 和 Tn2 進(jìn)入導(dǎo)通狀態(tài)，Tp2 和 Tn1 進(jìn)入截止?fàn)顟B(tài)。
最后，Bitline 和 /Bitline 的電壓都進(jìn)入穩(wěn)定狀態(tài)，正確的呈現(xiàn)了 Storage Capacitor 所存儲(chǔ)的信息 Bit。

2.1.4 Restore

在完成 Sense 階段的操作后，Bitline 線處于穩(wěn)定的邏輯 1 電壓 Vcc，此時(shí) Bitline 會(huì)對(duì) Storage Capacitor 進(jìn)行充電。經(jīng)過(guò)特定的時(shí)間后，Storage Capacitor 的電荷就可以恢復(fù)到讀取操作前的狀態(tài)。

最后，通過(guò) CSL 信號(hào)，讓 Tc1 和 Tc2 進(jìn)入導(dǎo)通狀態(tài)，外界就可以從 Bitline 上讀取到具體的信息。

2.1.5 Timing

整個(gè) Read Operation 的時(shí)序如下圖所示，其中的 Vcc 即為邏輯 1 所對(duì)應(yīng)的電壓，Gnd 為邏輯 0。

3. Write Operation

Write Operation 的前期流程和 Read Operation 是一樣的，執(zhí)行 Precharge、Access、Sense 和 Restore 操作。差異在于，在 Restore 階段后，還會(huì)進(jìn)行 Write Recovery 操作。

3.1 Write Recovery

在 Write Recovery 階段時(shí)，通過(guò)控制 WE (Write Enable) 信號(hào)，讓 Tw1 和 Tw2 進(jìn)入導(dǎo)通狀態(tài)。此時(shí)，Bitline 會(huì)被 input 拉到邏輯 0 電平，/Bitline 則會(huì)被 /input 拉到邏輯 1 電平。
經(jīng)過(guò)特定的時(shí)間后，當(dāng) Storage Capacitor 的電荷被 Discharge 到 0 狀態(tài)時(shí)，就可以通過(guò)控制 Wordline，將 Storage Capacitor 的 Access Transistor 截止，寫(xiě)入 0 的操作就完成了。

4. 參考資料

Memory Systems - Cache Dram and Disk