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vivado約束案例:跨時鐘域路徑分析報告

電子設計 ? 來源:FPGA開源工作室 ? 作者:FPGA開源工作室 ? 2020-11-27 11:11 ? 次閱讀

若要查看跨時鐘域路徑分析報告,可選擇以下內容之一來查看:

A, Reports > Timing > Report Clock Interaction

B, Flow Navigator > Synthesis > Report Clock Interaction

C, Flow Navigator > Implementation > Report Clock Interaction

D,Tcl command: report_clock_interaction -name clocks_1

如圖1所示,點擊Synthesis-->Report Clock Interaction.

圖1 Report Clock Interaction

跨時鐘域路徑分析報告分析從一個時鐘域(源時鐘)跨越到另一個時鐘域(目標時鐘)的時序路徑。跨時鐘域路徑分析報告有助于識別可能存在數據丟失或亞穩態問題的情況.

運行“Report Clock Interaction”命令后,結果將在“時鐘交互”窗口中打開。如下圖2所示,時鐘交互報告顯示為時鐘域矩陣,源時鐘位于垂直軸,目標時鐘位于水平軸。

圖2 跨時鐘域路徑分析報告

A,No Path --用黑色框來表示:沒有從源時鐘到目標時鐘的定時路徑。在這種情況下,沒有時鐘交互,也沒有任何報告。

B,Timed -- 用綠色框來表示:源時鐘和目標時鐘具有同步關系,并安全地被約束在一起。當兩個時鐘具有共同的主時鐘和簡單的周期比時,該狀態由定時引擎確定。

C,User Ignored Paths--用深藍色框來表示:用戶定義的假路徑或時鐘組約束涵蓋從源時鐘到目標時鐘的所有路徑。

D,Partial False Path--用淡藍色框來表示:用戶定義的偽路徑約束覆蓋了從源時鐘到目標時鐘的一些時序路徑,其中源時鐘和目標時鐘具有同步關系。

E,Timed (Unsafe)--用紅色框來表示:源時鐘和目標時鐘具有異步關系。在這種情況下,沒有共同的主時鐘或沒有可擴展的時段。

F,Partial False Path (Unsafe)--用橘橙色框來表示:此類別與Timed(Unsafe)相同,只是由于偽路徑異常,從源時鐘到目標時鐘的至少一條路徑被忽略。

G,Max Delay Datapath Only --用紫色框來表示:set_max_delay -datapath_only約束涵蓋從源時鐘到目標時鐘的所有路徑。

Report_clock_interaction呈現的報告并不是根據時序約束生成的,但是和時序約束有關,它反映出用戶定義的偽路徑。

例:以wavegen工程為示例,點擊Report Clock Interaction,如圖3所示。

圖3 wavegen跨時鐘域路徑分析報告

wavegen跨時鐘域路徑分析報上半部分已經講過,下面來講下半部分,如圖4。

圖4 時鐘交互報告下半部分內容

A,ID: 正在顯示的源/目標時鐘對的數字ID。

B,Source Clock: 路徑源時鐘域。

C,Destination Clock: 路徑終端的時鐘域。

D,Edges (WNS):用于計算最大延遲分析(設置/恢復)的最差裕度的時鐘邊緣。

E,WNS (Worst Negative Slack):為跨越指定時鐘域的各種路徑計算的最差裕度時間。負裕量時間表示路徑違反了所需的建立(或恢復)時間的問題。

F,TNS (Total Negative Slack):屬于跨越指定時鐘域的路徑的所有端點的最差松弛違規的總和。

G,Failing Endpoints (TNS): 交叉路徑中的端點數量無法滿足時序要求。違規的總和對應于TNS。

H,Total Endpoints (TNS):交叉路徑中端點的總數。

I,Path Req (WNS):定時路徑要求對應于WNS列中報告的路徑。如果兩個時鐘中的至少一個時鐘的上升沿和下降沿都有效,則在任何時鐘對之間可能存在若干路徑要求,或者在兩個時鐘之間的路徑上應用了一些時序異常。本專欄中報告的值并不總是最具挑戰性的要求。

J,Clock Pair Classification: 提供有關公共節點和時鐘對之間的公共周期的信息。從最高優先級到最低優先級:忽略,虛擬時鐘,無公共時鐘,無公共周期,部分公共節點,無公共節點和清除。

K,Inter-Clock Constraints: 顯示源時鐘和目標時鐘之間所有路徑的約束摘要。

編輯:hfy

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