基于Arty Artix-35T FPGA開發板的DDR3和mig介紹
講解xilinx FPGA 使用mig IP對DDR3的讀寫控制，旨在讓大家更快的學習和應用DDR3。
本實驗和工程基于Digilent的Arty Artix-35T FPGA開發板完成。
軟件使用Vivado 2018.1。
第一篇：DDR3和mig的介紹
1 DDR3介紹
以鎂光的MT41K128M16為例來介紹DDR3。
通過以上信息我們即可知道DDR3的內存容量，Row,Column和Bank的地址位寬。開發板選用的MT41K128M16 DDR3的容量為16Megx16x8banks=2048Mb=2Gb。
1.1 DDR3命名
使用xilinx mig IP來控制DDR3的數據讀寫我們了解DDR3以上信息即可。
2 mig介紹
如上圖所示，mig(Memory Interface Solution) IP由三部分組成User Interface Block,Memory Controller和Physical Layer。IP的一邊是連接DDR3的接口（Physical Interface），另一邊是用戶邏輯控制接口（User FPGA Logic）。想要正確的控制DDR3的讀寫，我們需要正確的設置mig IP和正確的用戶邏輯控制接口邏輯。
2.1 mig user interface
對于mig用戶端接口含義我們將在《第三篇--mig IP用戶邏輯接口讀寫時序分析》中詳細介紹。
3 DDR3原理圖和FPGA原理圖
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