芯粒逐漸成為半導(dǎo)體業(yè)界的熱詞之一，它被認(rèn)為是一種可以延緩摩爾定律失效、放緩工藝進(jìn)程時(shí)間、支撐半導(dǎo)體產(chǎn)業(yè)繼續(xù)發(fā)展的有效方案。

摩爾定律的演變

即便不是IT從業(yè)人士，想必也會(huì)聽(tīng)說(shuō)過(guò)著名的“摩爾定律”：1965年，英特爾創(chuàng)始人戈登·摩爾提出，在至多十年內(nèi)，集成電路的集成度會(huì)每?jī)赡攴环?，后?lái)這個(gè)周期被縮短為18個(gè)月。當(dāng)時(shí)摩爾先生僅僅是將摩爾定律的適用時(shí)間限定在“十年內(nèi)”，但實(shí)際上處理器技術(shù)的發(fā)展令人咋舌，至今這條在當(dāng)時(shí)遭到無(wú)數(shù)人質(zhì)疑的奇妙定律仍舊在生效，基本上每?jī)赡曛瞥坦に嚩紩?huì)進(jìn)入一個(gè)新的臺(tái)階。

但是，如今主流的處理器制程已經(jīng)發(fā)展到22nm，而更先進(jìn)的14nm、10nm工藝也已經(jīng)進(jìn)入了芯片制造商的產(chǎn)品藍(lán)圖，硅片晶體管的尺寸有著其物理極限，美國(guó)國(guó)防先進(jìn)研究項(xiàng)目局主任Robert Colwell先生曾表示，半導(dǎo)體技術(shù)不斷發(fā)展，制造工藝已經(jīng)達(dá)到 7nm，依靠縮小線(xiàn)寬已無(wú)法同時(shí)滿(mǎn)足性能、功耗、面積以及信號(hào)傳輸速度等多方面的要求，越來(lái)越多的半導(dǎo)體廠(chǎng)商開(kāi)始把注意力放在系統(tǒng)集成層面，亟需發(fā)掘新的材料和芯片技術(shù)，成為硅晶體管技術(shù)的替代品。然而這是一種超越摩爾定律，是通過(guò)系統(tǒng)集成單顆芯片或是多芯片堆疊的方式實(shí)現(xiàn)，希望能做到更多的功能。

后摩爾時(shí)代的技術(shù)明星——芯粒

近年來(lái)，半導(dǎo)體廠(chǎng)商發(fā)現(xiàn)芯?？梢员徽J(rèn)為延緩摩爾定律失效，放緩工藝進(jìn)程時(shí)間，支撐半導(dǎo)體產(chǎn)業(yè)繼續(xù)發(fā)展的有效方案。那什么是芯粒呢？理論上，芯粒模式是一種，開(kāi)發(fā)周期短且成本較，低的方法，提供了先進(jìn)工藝和主流成熟工藝選擇的靈活性，芯粒技術(shù)就是像搭積木一樣，可以將不同節(jié)點(diǎn)工藝（10nm、14／16nm及22nm）、不同材質(zhì)（硅、砷化鎵、碳化硅、氮化鎵）、不同功能（CPU、GPU、FPGA、RF、I／O、存儲(chǔ)器）、不同半導(dǎo)體公司的芯片封裝在一起。

后摩爾時(shí)代保鮮劑芯粒的優(yōu)點(diǎn)

后摩爾時(shí)代的單片集成向多片異構(gòu)封裝集成技術(shù)“改道”是重要趨勢(shì)，相對(duì)于以往的軟 IP 形式，芯粒則是經(jīng)過(guò)硅驗(yàn)證的裸芯片。芯粒能在實(shí)現(xiàn)高效能運(yùn)算的同時(shí)，提供更高的帶寬、更低的功率、更低的成本和更靈活的形狀因子等優(yōu)勢(shì)。

目前，已經(jīng)有很多公司創(chuàng)建了自己的芯粒生態(tài)系統(tǒng)。隨著芯片制程從10nm7nm到，5nm再到未來(lái)的3nm，每一次制程縮減所需要的成本和開(kāi)發(fā)時(shí)間都在大幅提升。而且，當(dāng)芯片制程接近1nm時(shí)，就將進(jìn)入量子物理的世界，現(xiàn)有的工藝制程會(huì)受到量子效應(yīng)的極大影響。

未來(lái)，以芯粒模式集成的芯片會(huì)是一個(gè)“超級(jí)”異構(gòu)系統(tǒng)，為IC產(chǎn)業(yè)帶來(lái)更多的靈活性和新的機(jī)會(huì)。

后摩爾時(shí)代保鮮劑芯粒的優(yōu)點(diǎn)

芯粒模式成功的關(guān)鍵在于芯粒的標(biāo)準(zhǔn)和接口。但作為一種創(chuàng)新，芯粒模式存在多種挑戰(zhàn)。

① 技術(shù)層面

芯粒的組裝或封裝尚缺乏統(tǒng)一的標(biāo)準(zhǔn)。目前各大玩家都有自家的方案，盡管各家的名稱(chēng)不同，但歸總離不開(kāi)硅通孔、硅橋和高密度FO技術(shù)，不管是裸片堆疊還是大面積拼接，都需要將互連線(xiàn)將變得更短，要求互連線(xiàn)做到100％的無(wú)缺陷，否則整個(gè)芯片無(wú)法工作。

② 質(zhì)量保障問(wèn)題

相對(duì)傳統(tǒng)軟IP，芯粒是經(jīng)過(guò)硅驗(yàn)證的裸芯片，可以保證物理實(shí)現(xiàn)的正確性。但如果其中的一個(gè)裸芯片有問(wèn)題，則整個(gè)系統(tǒng)都會(huì)受影響，代價(jià)很高。因此要保證芯粒100％無(wú)故障。當(dāng)然這其中也包括集成后的測(cè)試，封裝后，可能有部分芯?？赡芡耆珶o(wú)法直接從芯片外部管腳直接訪(fǎng)問(wèn)，給芯片測(cè)試帶來(lái)的新的挑戰(zhàn)。

③ 散熱問(wèn)題

幾個(gè)甚至數(shù)十個(gè)裸芯片封裝在一個(gè)有限的空間中，互連線(xiàn)非常短，讓散熱問(wèn)題變得更為棘手。

④ 芯片網(wǎng)絡(luò)問(wèn)題

盡管每個(gè)芯粒本身設(shè)計(jì)不會(huì)發(fā)生死鎖，其通信系統(tǒng)都可以很好地工作，但是當(dāng)它們?nèi)窟B接在一起形成芯片網(wǎng)絡(luò)時(shí)，就可能出現(xiàn)了交通死鎖與流量堵塞問(wèn)題。超微半導(dǎo)體研究人員最近提出一種消除死鎖難題的方案，如果能夠徹底解決死鎖問(wèn)題，那么芯粒將為未來(lái)計(jì)算機(jī)設(shè)計(jì)的發(fā)展帶來(lái)新的動(dòng)力。

⑤ 供應(yīng)鏈重塑問(wèn)題

在芯粒模式下，EDA工具提供商、芯片提供商、封測(cè)提供商都要有所改變。比如芯粒模式中出現(xiàn)的問(wèn)題可能最終都需要通過(guò)EDA工具的改進(jìn)來(lái)給出答案，需要EDA工具從架構(gòu)探索、到芯片實(shí)現(xiàn)、甚至到物理設(shè)計(jì)提供全面支持。還有來(lái)自不同的芯片提供商的裸芯片進(jìn)入封裝提供商工廠(chǎng)的進(jìn)度同步問(wèn)題。

結(jié)尾

芯粒將驅(qū)動(dòng)半導(dǎo)體工業(yè)的未來(lái)，而這是一場(chǎng)即將到來(lái)的MCP海嘯。大型芯片制造商也正在轉(zhuǎn)向芯粒，若干年后是否會(huì)形成一個(gè)開(kāi)放的產(chǎn)業(yè)生態(tài)、是否要建立芯粒生態(tài)推進(jìn)聯(lián)盟是值得行業(yè)思考的問(wèn)題。
編輯：hfy