源同步時序協(xié)議在現(xiàn)代高速接口中發(fā)揮著關鍵的作用。本文將從時序角度來探討不同類型的源同步協(xié)議以及它們所帶來的時序收斂方面的挑戰(zhàn)。

圖1：源同步協(xié)議。

如圖1所示，在正向源同步時序協(xié)議中，會發(fā)送一個時鐘作為基準來對發(fā)送的數(shù)據進行采樣。這可幫助接收器通過維持數(shù)據和輸入時鐘信號之間的偏置來避免亞穩(wěn)態(tài)。

但在有些情況下，數(shù)據接收方必須發(fā)送一個時鐘以供數(shù)據發(fā)送方作為依據來發(fā)送數(shù)據。大量的往返時間使得頻率無法提高，正因如此，大多數(shù)發(fā)送方會隨數(shù)據發(fā)送另一個時鐘/選通以方便接收方采樣。但是，發(fā)射器可通過兩種方式發(fā)送數(shù)據，我們將在這里詳細討論。

發(fā)射器根據時鐘發(fā)送輸出延遲數(shù)據

圖2：在下一邊緣對延遲數(shù)據進行采樣。

如圖2所示，在這種情況下，發(fā)射器會先保持數(shù)據然后再發(fā)送。盡管對于收發(fā)器而言這種做法無關緊要，但實際上在物理實施中，需要花費大量工作才能在快速流程、高電壓和降低延遲的溫度條件下保持數(shù)據?；蛘?，可以在完成所需數(shù)字相位偏移后，使用更快的時鐘邊緣來啟動數(shù)據。

發(fā)射器會在通常稱為輸出保持(tHO)的時間段后開始更改數(shù)據。發(fā)射器被允許在達到通常稱為數(shù)據有效輸出(tDVO)的時間前更改數(shù)據。tDVO達不到時鐘采樣邊緣，此后，數(shù)據將重新變?yōu)橛行曳€(wěn)定。tDVO–tHO通常被稱為發(fā)射器的數(shù)據無效窗口，這是一部分可用的相移，允許更改數(shù)據。可用相移的剩余部分稱為數(shù)據有效窗口。

請務必注意，通過保持數(shù)據，發(fā)射器已確保采樣邊緣位于有效窗口內。采樣邊緣前面的有效窗口部分被接收器用來匹配其捕獲/采樣觸發(fā)器的建立時間，并被稱為接收器的輸入建立時間。采樣邊緣后面的有效窗口部分幫助匹配捕獲觸發(fā)器的保持檢查時間，并被稱為接收器的輸入保持時間。因此，接收器必須對輸入時鐘執(zhí)行最少的調動，并且使輸入時鐘的偏置與輸入數(shù)據匹配。

發(fā)射器根據時鐘發(fā)送輸出偏置數(shù)據

圖3：在下一邊緣對偏置數(shù)據進行采樣。

我們來看看圖3中所示的其他可能性。發(fā)射器現(xiàn)在不再保持數(shù)據，而會將數(shù)據分散至發(fā)送給接收器的時鐘。因此，數(shù)據在時鐘邊緣的兩端發(fā)生偏置?？紤]雙倍數(shù)據速率(也稱為雙倍切換速率)的情況，如果接收器嘗試在下一個邊緣對該數(shù)據進行采樣，請注意，tHO參數(shù)是負值，因此必須將數(shù)據延遲至少x(x＞tHO+保持檢查時間)，才能將有效窗口發(fā)送至時鐘邊緣附近。這會增加很多緩沖區(qū)/中繼器，并造成區(qū)域開銷。最壞的情況是，在降低延遲的流程電壓溫度(PVT)條件下，每次推動x容限，增加延遲的PVT條件下都會推動3x-4x，這可能會再次將有效數(shù)據移出采樣邊緣。

圖4：在相同邊緣對偏置數(shù)據進行采樣。

現(xiàn)在，我們來觀察如果接收器嘗試在相同邊緣自行對數(shù)據進行采樣，會發(fā)生什么情況，如圖4中所示。這時，接收器擁有充足的保持時間來匹配其保持檢查時間。但是，tDVO現(xiàn)在超過了建立檢查時間，因此會發(fā)生建立違規(guī)現(xiàn)象，從而導致出現(xiàn)亞穩(wěn)態(tài)。

圖5：在相同移位邊緣對偏置數(shù)據進行采樣。

接收器現(xiàn)在必須制定一個策略來對時鐘進行超過數(shù)據的延遲/移位，以將時鐘推入有效窗口內，從而在移位時鐘的兩端留有足夠的容限，滿足圖5中所示的建立和保持時間。有兩種方法來執(zhí)行該操作：

1.架構移位解決方案

正常解決方案是使時鐘相移90°，將其推入可用相移的中間位置，幫助接收器達到正輸入建立時間和保持時間。但是，這說起來容易做起來難，因為輸入時鐘在設計上與其他時鐘沒有相位關系，必須部署同步結構來吸收亞穩(wěn)態(tài)。還需要使用兩倍頻率的時鐘來實現(xiàn)90°相移?？梢愿鶕?shù)據有效窗口與時鐘的偏差來探索45°或135°等其他相移容限的移位，但那可能需要更高頻率的時鐘。

2.物理移位解決方案

或者，還可以通過在時鐘路徑中放置更多緩沖區(qū)/中繼器，利用物理贗象來使用時鐘。但是，這比架構解決方案更加復雜，因為這要求在所有流程、電壓和溫度條件下使用相同的最低移位量。同樣，對于降低延遲的流程電壓溫度( PVT)中提供的任何移位x，增加延遲的PVT情況會出現(xiàn)3x-4x移位，如果數(shù)據有效窗口較小，這可能會讓時鐘邊緣再次進入無效窗口，如果目標是較高頻率的話，很有可能會發(fā)生這種情況。

因此，接收器必須選擇輕者來對邊緣偏置數(shù)據進行采樣。如果發(fā)射器保持數(shù)據一段時間， 則兩者都不必要，但這時，發(fā)射器必須面對一定的困難，即在聲明的時間段內保持數(shù)據有效，即便是在降低延遲的PVT條件下也是如此。

當發(fā)射器設備不固定并且接收器需要計劃處理輸出延遲數(shù)據和邊緣偏置數(shù)據時，這種問題比較嚴重。這種情況下，通常會將SoC連接至不同閃存設備，因為這兩種閃存類型在市場中都有售。通過(供應商)公認機構或協(xié)會來實現(xiàn)規(guī)范標準化將幫助縮小問題，從而實現(xiàn)較高頻率，將性能擴展至新的高度。

（作者：Babul Anunay、Amol Agarwal、Priya Khandelwal, 恩智浦(原飛思卡爾印度公司)）
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