DSP48最早出現(xiàn)在XilinxVirtex-4 FPGA中，但就乘法器而言，Virtex-II和Virtex-II Pro中就已經(jīng)有了專用的18x18的乘法器，不過DSP48可不只是乘法器，其功能更加多樣化。DSP48基本結(jié)構(gòu)如下圖所示（圖片來源：ug073, Figure 2-1）。DSP48中的核心單元是18x18的乘法器。從圖中不難看出，DSP48可實(shí)現(xiàn)基本數(shù)學(xué)函數(shù)P=Z±(X+Y+CIN)。這里X、Y和Z是圖中3個(gè)MUX的輸出。根據(jù)圖中MUX的輸入，上述數(shù)學(xué)函數(shù)可以變?yōu)镻=A*B+C或P=A*B+PCIN，后者需用級(jí)聯(lián)DSP48。因?yàn)镻CIN和PCOUT是專用走線相連。同時(shí)，與Virtex-II不同，Virtex-II中，相鄰的DSP48和Block RAM共享互連資源，而在Virtex-4中，DSP48和Block RAM有獨(dú)立的布線資源。

此外，從資源角度看，Virtex-4SX55包含的DSP48最多，一共8列512個(gè)DSP48，在全流水模式下，可運(yùn)行到的最高頻率為500MHz。

在Virtex-5中，引入了增強(qiáng)型DSP48，稱之為DSP48E，其基本結(jié)構(gòu)如下圖所示（圖片來源ug193, Figure 1-1）。這種增強(qiáng)體現(xiàn)在以下幾點(diǎn)：乘法器變?yōu)?5x18；A端口變?yōu)?0位，其中低25位可用于乘法器的輸入，A和B可拼接為48位，從而可實(shí)現(xiàn){A,B}+C（兩個(gè)48位數(shù)據(jù)相加）；乘法器之后不再是簡單的累加器，而是功能更為多樣的ALU（算術(shù)邏輯單元），可實(shí)現(xiàn)算術(shù)運(yùn)算和邏輯運(yùn)算。這里特別介紹一下ALU，ALU支持SIMD功能（Single InstructionMultiple Data），使得ALU可配置為2個(gè)24位的加法器或者4個(gè)12位的加法器。從資源角度看，Virtex-5 SX240T包含的DSP48E最多，共1056個(gè)，在全流水模式下，可運(yùn)行到的最高頻率為550MHz。

在Virtex-6和7系列FPGA中，DSP48E功能進(jìn)一步增強(qiáng)，稱之為DSP48E1，其基本結(jié)構(gòu)如下圖所示（圖片來源ug369, Figure 1-1）。最顯著的變化是在DSP48E中添加了預(yù)加器（可實(shí)現(xiàn)25位的加法運(yùn)算），這對(duì)于系數(shù)對(duì)稱的濾波器而言非常有利，可將乘法器資源減半。

在UltraScale和UltraScale Plus系列FPGA中，引入了DSP48E2，其基本結(jié)構(gòu)如下圖所示（圖片來源ug579,Figure 2-1）。相比于DSP48E1，其中的乘法器變?yōu)?7x18，端口D的位寬也由25位變?yōu)?7位，這樣預(yù)加器可支持27位的加法運(yùn)算。預(yù)加器的輸出可同時(shí)送給乘法器的兩個(gè)輸入端口，從而很容易實(shí)現(xiàn)平方運(yùn)算。同時(shí)，增加了一個(gè)MUX，對(duì)應(yīng)圖中的W。ALU可實(shí)現(xiàn)Z+W+X+Y。

對(duì)比DSP48、DSP48E、DSP48E1和DSP48E2，如下表所示。

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原文標(biāo)題：DSP48演變史

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