一：供電電源時(shí)序

EMMC 的供電有兩種模式，且分兩路工作，有 VCC 和 VccQ。在規(guī)范上，上電時(shí)序是有要求的。

EMMC 上電時(shí)序

開始上電時(shí)，VCC 或 VccQ 可以第一個(gè)傾斜上升，或者是兩者同時(shí)上升；同時(shí)，每個(gè)電源電壓上電時(shí)間應(yīng)該是小于指定的時(shí)間 tPRU（tPRUH，tPRUL 或 tPRUV）。高電壓多媒體卡：tPRU 的最大值為 35mS，雙電壓多媒體卡：tPRUL 最大值為 25mS，tPRUH 最大值為 35mS。

在電路的設(shè)計(jì)中，應(yīng)該使用合適的濾波電容，用于緩沖電流峰值。對(duì)于電源濾波電容，應(yīng)該采用大小電容并聯(lián)的方式，且大電容的值不小于 2.2uF，為了更好的降低電源的噪聲，在電源的干路中串聯(lián)磁珠等濾波器件。

EMMC 上電時(shí)序

開始上電時(shí)，VCC 或 VccQ 可以第一個(gè)傾斜上升，或者是兩者同時(shí)上升；同時(shí)，每個(gè)電源電壓上電時(shí)間應(yīng)該是小于指定的時(shí)間 tPRU（tPRUH，tPRUL 或 tPRUV）。高電壓多媒體卡：tPRU 的最大值為 35mS，雙電壓多媒體卡：tPRUL 最大值為 25mS，tPRUH 最大值為 35mS。

在電路的設(shè)計(jì)中，應(yīng)該使用合適的濾波電容，用于緩沖電流峰值。對(duì)于電源濾波電容，應(yīng)該采用大小電容并聯(lián)的方式，且大電容的值不小于 2.2uF，為了更好的降低電源的噪聲，在電源的干路中串聯(lián)磁珠等濾波器件。

二：總線信號(hào)線負(fù)載電容和上拉電阻

EMMC 總線的每一條線的總電容 CL 是總線主控器電容 CHOST，總線電容 CBUS 本身，這條線連接到該卡的電容 CCARD 的總和。

CL = CHOST + CBUS + CCARD

并要求主機(jī)和總線電容的總和不超過(guò) 20 pF。

1.2V 和 1.8V 的電源接口，推薦的最大上拉 50Kohm。3V 的供電，可以使用全范圍可達(dá) 100Kohms。

推薦的 CREG 值與 e?MMC 設(shè)備供應(yīng)商之間可能會(huì)有所不同。需確認(rèn)最大值與 e?MMC 廠商的電容準(zhǔn)確性，因?yàn)樵?e?MMC 內(nèi)的調(diào)節(jié)器的電氣特性受電容波動(dòng)的影響。

三：具體電路的原理圖設(shè)計(jì)

對(duì)于存儲(chǔ)器的電路設(shè)計(jì)，主要考慮的問(wèn)題是總線信號(hào)的完整性，不好的電路可能會(huì)導(dǎo)致反射、串?dāng)_、軌道坍塌、EMI 問(wèn)題，因此，在電路的原理圖設(shè)計(jì)中，應(yīng)該根據(jù)芯片的具體參數(shù)及總線規(guī)范來(lái)設(shè)計(jì)電路，只要原理圖設(shè)計(jì)合理了，再通過(guò)合理的 PCB 布局布線，就能使系統(tǒng)的不穩(wěn)定因素降到最低。

3.1：根據(jù)芯片資料可知，芯片的 VDDi 引腳需要外接一個(gè)電容，這個(gè)電容取值的大小有限制，一般為：min 0.1uF，max 1uF。

3.2：電源電路的濾波，采用大小電容并聯(lián)的方式，同時(shí)在干路中串聯(lián)磁珠等濾波器件，保證電源信號(hào)的質(zhì)量，大電容的值應(yīng)該大于 2.2uF，小電容可以在 0.1uF 左右。

3.3：由于是總線操作，所以在電路的設(shè)計(jì)中，必須考慮總線上信號(hào)的狀態(tài)，雖然 e.MMC 有內(nèi)部上拉電阻，但一旦數(shù)據(jù)開始傳輸，這些內(nèi)部的上拉電阻都會(huì)自動(dòng)斷開，故需要外接上拉電阻，保證在睡眠模式下信號(hào)電平固定，不會(huì)出現(xiàn)在懸浮狀態(tài)。上拉電阻的大小資料給出了一定的范圍，同時(shí)會(huì)根據(jù)工作電壓的模式有所要求，對(duì)于 DAT0-DAT7 和復(fù)位端的上拉電阻，采用 50kΩ左右的電阻，考慮價(jià)格，一般采用 51K 電阻，既能滿足 1.7-1.95V 的供電需求，也能滿足 2.7-3.6V 的供電需求；對(duì)于命令線，采用 10KΩ左右的上拉電阻，因?yàn)?EMMC 讀寫操作都是通過(guò)命令發(fā)起的，它應(yīng)該具有比較大的驅(qū)動(dòng)能力。

3.4：經(jīng)過(guò)測(cè)試發(fā)現(xiàn)，在總線操作的整個(gè)電路中，每一根數(shù)據(jù)線上的信號(hào)都有一定的過(guò)沖和下沖，這嚴(yán)重影響信號(hào)的完整性，使數(shù)據(jù)傳輸錯(cuò)誤。這很大一個(gè)原因是因?yàn)殡娐返淖杩共黄ヅ湓斐傻模?jīng)測(cè)試，經(jīng)過(guò)一定的阻抗匹配后，信號(hào)的過(guò)沖和下沖明顯減少。

3.5： 采用串聯(lián)電阻實(shí)現(xiàn)阻抗匹配，對(duì)于串聯(lián)電阻的方法，首先它起到阻抗匹配的作用，因?yàn)樾盘?hào)源的阻抗很低，跟信號(hào)線之間阻抗不匹配，串聯(lián)一個(gè)電阻后，可以改善匹配情況，以減少反射，避免振蕩等；同時(shí)由于信號(hào)通信的頻率較高，會(huì)引入很多的高頻噪聲，串聯(lián)電阻會(huì)跟信號(hào)線的分布電容及負(fù)載的輸入電容形成一個(gè) RC 電路，這樣就會(huì)降低信號(hào)邊沿的陡峭程度，對(duì)信號(hào)具有一定的濾波、降低噪聲的效果。

3.6：對(duì)于串聯(lián)電阻大小的選擇，需要根據(jù)芯片提供的具體資料來(lái)決定，一般總線上串聯(lián)的電阻都不是很大，像三星的推薦值在 0-47Ω，選擇的是 27Ω。因此在所有的總線信號(hào)線上，每一根信號(hào)線我們都可以串聯(lián)一個(gè)小電阻進(jìn)去。對(duì)于電阻的擺放，時(shí)鐘上的應(yīng)該源端匹配，而對(duì)于雙向的數(shù)據(jù)線，理論上源端和終端都應(yīng)該串聯(lián)，但考慮電路的實(shí)際運(yùn)用及器件的使用數(shù)量，一般在終端匹配。

審核編輯 黃昊宇