本應(yīng)用筆記介紹了RL78系列的注意事項和對噪聲的對策。它描述了RESET引腳和時鐘IO引腳在PCB上的最短布線長度，VSS線和VDD線之間的旁路電容器的連接，模擬輸入引腳的布線以及諸如大電流信號線和避免電位水平經(jīng)常變化的信號線。

最短接線長度

印刷電路板上的布線可以用作天線，從而將噪聲吸引到MCU中。總布線長度越短（以毫米為單位），MCU吸收噪聲的可能性就越小。

（RESET）'引腳
的接線請使連接到（RESET）'引腳的接線的長度盡可能短。在（RESET）'引腳和VSS引腳之間連接電容器，以及將復(fù)位IC連接到其對應(yīng)的引腳時，導(dǎo)線長度應(yīng)特別短（在20 mm以內(nèi)）。

原因：
輸入（RESET）引腳的脈沖寬度取決于時序要求。如果將脈沖寬度短于標(biāo)準(zhǔn)寬度的噪聲輸入到（RESET）'引腳，則在完全初始化MCU的內(nèi)部狀態(tài)之前釋放復(fù)位。這可能會導(dǎo)致程序失控。

（RESET）'引腳的接線時鐘輸入/輸出引腳的接線

使連接到時鐘I / O引腳的布線的長度盡可能短

使與振蕩器連接的電容器的接地線與MCU的VSS引腳之間的配線長度（20 mm以內(nèi)）盡可能短。

時鐘輸入/輸出引腳的接線

原因：
如果噪聲進入時鐘輸入/輸出引腳，則時鐘波形可能不穩(wěn)定。這可能會導(dǎo)致程序故障或程序失控。同樣，如果電位差是由MCU的VSS電平和振蕩器的VSS電平之間的噪聲引起的，則正確的時鐘將不會輸入到MCU中。

旁路電容跨VSS線和VDD線的連接

如下所述，在VSS線和VDD線之間連接大約0.1 μF的旁路電容器：

在VSS引腳和VSS引腳之間以相等的長度連接一個旁路電容器

用盡可能短的連線在VSS引腳和VDD引腳之間連接一個旁路電容器

對于VSS和VDD線，使用直徑比其他信號線大的線

通過旁路電容器將電源線連接到VSS引腳和VDD引腳。

跨過Vss線和VDD線的旁路電容器接線至模擬輸入引腳

將大約100Ω至1kΩ的電阻連接到模擬信號線，該信號線串聯(lián)連接到模擬輸入引腳。電阻應(yīng)盡可能靠近單片機連接。

在模擬輸入引腳和VSS引腳之間插入一個大約1000 pF的電容器，并使其盡可能靠近VSS引腳。模擬輸入引腳和電容器之間的導(dǎo)線以及VSS引腳和電容器之間的導(dǎo)線應(yīng)等長。

模擬信號線，電阻器和電容器

原因：

輸入到模擬輸入引腳的信號通常是來自傳感器的輸出信號。大多數(shù)檢測事件的傳感器都放置在離已安裝MCU的板上較遠(yuǎn)的位置。模擬輸入引腳的接線不可避免地會更長。這種較長的布線用作天線，將噪聲吸引到MCU中，從而對模擬輸入引腳產(chǎn)生噪聲。

編輯：hfy