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Vivado HLS和Vitis HLS 兩者之間有什么區(qū)別

FPGA技術(shù)驛站 ? 來(lái)源:Lauren的FPGA ? 作者:Lauren的FPGA ? 2020-11-05 17:43 ? 次閱讀

Vivado HLS 2020.1將是Vivado HLS的最后一個(gè)版本,取而代之的是VitisHLS。那么兩者之間有什么區(qū)別呢?

Default User Control Settings

在Vitis HLS下,一個(gè)Solution的Flow Target可以是Vivado IP Flow Target,也可以是VitisKernel Flow Target,如下圖所示。前者最終導(dǎo)出來(lái)的是VivadoIP,用于支持Vivado IP 設(shè)計(jì)流程。后者用于Vitis應(yīng)用加速流程,此時(shí),Vitis HLS會(huì)自動(dòng)推斷接口,無(wú)需在代碼里通過(guò)Pragma或Directive的方式定義Interface,最終會(huì)輸出.xo文件。

User Control Settings還有其他的一些變化,如下表所示。例如,在Vivado HLS下,默認(rèn)是不會(huì)對(duì)循環(huán)設(shè)置Pipeline的,但在Vitis HLS下,只要循環(huán)邊界小于64,就會(huì)對(duì)循環(huán)設(shè)置Pipeline。在Vivado HLS下,默認(rèn)Clock Uncertainty是時(shí)鐘周期的12.5%,但在Vitis HLS下更嚴(yán)格,達(dá)到了27%。

對(duì)循環(huán)而言,在Vivado HLS下,II(Initial Interval)默認(rèn)的約束值為1,但在Vitis HLS下,II默認(rèn)值為auto,意味著工具會(huì)盡可能達(dá)到最好的II。 目前,針對(duì)Vitis HLS,Xilinx已經(jīng)提供了如下文檔和設(shè)計(jì)案例: UG1391:Vitis HLSMigration Guide UG1399:VitisHigh-Level Synthesis User Guide Vitis HLS examples: https://github.com/Xilinx/HLS-Tiny-Tutorials

責(zé)任編輯:xj

原文標(biāo)題:Vivado HLS和Vitis HLS什么區(qū)別?

文章出處:【微信公眾號(hào):Lauren的FPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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