在FPGA開發板設計時，為任何基于SERDES的協議選擇一個參考時鐘源都是非常具有挑戰性的。器件成本、通過耦合高速信號使得噪聲最小化、超低抖動要求、由于信號長度匹配的要求而對走線的限制、考慮周全的電源供電設計（包括噪聲的考慮、元件布局上的限制、信號布線的要求和電源去耦）以及測試/生產要求，這些都必須考慮到并對各個因素的利弊進行權衡分析。

為滿足目前的56GPAM-4SerDes技術，以支持更高帶寬的100G+以太網和光網絡設計。硬件開發人員通常需要100fs（典型值）以下RMS相位抖動規范的時鐘。這些設計通常需要與CPU和系統時鐘等其他頻率時鐘混用。

在選取參考時鐘參考源時，必須選取超低抖動的時鐘芯片以滿足互聯網基礎設施的嚴格規范和高性能要求，同時也要考慮各種時鐘應用的成本和復雜性。

針對56G/112G的Serdes接口，目前市場上知名度大的是Silicon發布的Si539x系列時鐘，它能夠從任意頻率輸入時鐘產生任意頻率輸出時鐘組合，同時提供業界領先的抖動性能（90fsRMS相位抖動），其中Si5395/4/2P級時鐘器件為56G/112GSerDes時鐘應用提供了最佳的抖動性能（69fsRMS典型相位抖動）。

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