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Vivado提供了一種以IP為核心的設(shè)計(jì)理念

FPGA技術(shù)驛站 ? 來(lái)源:Lauren的FPGA ? 作者:Lauren的FPGA ? 2020-11-20 10:53 ? 次閱讀

Vivado提供了一種以IP為核心的設(shè)計(jì)理念,以增強(qiáng)設(shè)計(jì)復(fù)用率并縮短開(kāi)發(fā)周期,同時(shí),面向嵌入式設(shè)計(jì),例如基于SoC系列芯片或者使用MicroBlaze的設(shè)計(jì),相比于ISE,Vivado提供了更為友好的支持,這里就不得不提到IP集成器(IPI,IP Integrator)。 顧名思義,IP集成器要求設(shè)計(jì)輸入必須是IP,但目前也支持將RTL模塊直接添加到IPI中。在嵌入式設(shè)計(jì)中一定會(huì)使用到IPI,最終生成的文件為.bd文件(Block Design),如下圖所示。

打開(kāi)一個(gè)Block Design,就像打開(kāi)一個(gè)空白畫(huà)布一樣,根據(jù)需要添加相應(yīng)的IP:在“畫(huà)布”的空白處點(diǎn)擊鼠標(biāo)右鍵,選擇AddIP或者直接點(diǎn)擊快捷欄中的“+”(如下圖所示)。在彈出的對(duì)話框中輸入IP名稱,選中IP名稱雙擊或直接拖拽到“畫(huà)布”中。

責(zé)任編輯:lq

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原文標(biāo)題:在嵌入式設(shè)計(jì)中使用ILA

文章出處:【微信號(hào):Lauren_FPGA,微信公眾號(hào):FPGA技術(shù)驛站】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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