摩爾定律在晶圓工藝制程方面已是強弩之末，此時先進的封裝技術拿起了接力棒。扇出型晶圓級封裝（FOWLP）等先進技術可以提高器件密度、提升性能，并突破芯片I/O數量的限制。然而，要成功利用這類技術，在芯片設計之初就要開始考慮其封裝。

數十年來，半導體工藝已經將芯片中晶體管線寬從數十微米逐步降低到幾個納米級別，大約每18個月芯片中晶體管密度就會翻一番，這就是著名的摩爾定律。但與此同時，設計和制造成本不斷上升，改進空間逐漸縮小，再加上許多其它困難，阻礙著半導體進一步的發展。此外，隨著單個芯片中晶體管密度不斷增加，芯片連接也出現了一些問題，例如I/O引腳數量以及芯片間互連的速度都出現了局限。

這些限制在需要大量高帶寬內存的應用（如人工智能邊緣和云系統）中尤其成問題。為了解決這些問題并繼續提高器件密度，業內已經開發出幾種先進的封裝技術，這些技術可讓多個芯片之間以緊湊的高性能封裝互連，組裝在一起相當于一個芯片。其中一種先進的封裝技術就是FOWLP，已經用于移動設備的批量生產中。FOWLP封裝工藝是指將單獨的芯片安裝在稱為重分布層（RDL）的中介層（interposer）基板上，可提供芯片之間的互連以及與IO焊盤之間的連接，所有這一切均采用一次成型的封裝。

面朝上和面朝下方法

FOWLP有多種形態，每種形態的制造步驟都略有不同，可從多家供應商處獲得（如圖1所示）。FOWLP組裝可以使用“先模具（mold-first）”的流程實現，裸片可以面朝下或面朝上安裝；或者使用“先RDL（RDL-first）”方式組裝而成。

圖1：FOWLP技術形態包括mold-first和RDL-first組裝形式（來源：Micromachines）

在mold-first流程中，采用臨時的粘合或散熱層將裸片附著到載體上，然后將其鑄模封裝。如果裸片面朝下安裝，則下一步是釋放臨時層，附加RDL層，然后鑲上焊錫球，完成封裝。如果裸片面朝上安裝，則還需要一些其它步驟。

首先，在塑造成型之前，必須添加銅柱來擴展各個裸片的I/O連接。成型之后，必須將模塑件的背面磨細以露出銅柱，然后再附加RDL層并形成焊錫球。

而在RDL-first的流程中，RDL通過臨時釋放層附著到載體上，然后裸片再附著到RDL上。接著是鑄造成型，再釋放載體，并形成焊錫球。兩種方法的最后一步都是分割組件，這些組件被成批處理，制成獨立器件。

不同的方法有不同的成本和性能考量。從成本方面看，mold-first面朝下的方法避免了制造銅柱和進行背面研磨的步驟，因此具有較低的制造成本，適合少量I/O的應用；但它存在裸片移位、晶圓翹曲等問題，因而限制了其在復雜多芯片封裝中的使用。

面朝上的方法則避免了上述問題，而且由于芯片背面完全暴露利于散熱，因而具備熱管理方面的優勢。而RTL-first方法的優勢在于，在制造過程中可以使用經過驗證合格的裸片（KGD），從而提高了良率。

從性能方面看，面朝下方法比其它兩種方法的連接路徑要短（圖2）。其它兩種方法都需要銅柱，以擴展到RDL的連接，而且在芯片下方有一層材料增加了連接間的寄生電容，影響了其高頻性能。

圖2：不同的 FOWLP方法可能影響走線長度并產生寄生效應，這需要在芯片設計中加以考慮。（來源：Micromachines）

先進封裝新工具

隨著邏輯電路速率的提高，由封裝制造導致的這種細微的寄生效應變得越來越重要，它極有可能顯著地改變信號時序和特性。因此，想要使用這種高級封裝技術的開發人員需要確保其仿真和設計驗證工作覆蓋封裝和芯片設計，從而確保成功應用。

芯片供應商已經開始內部開發自己的工具，以便將封裝和芯片設計集成到單個工藝流程中，以供客戶使用。然而，內部開發的工具可能會限制設計人員對不同供應商的芯片工藝的選擇。如果想混合由不同工藝制成的芯片，則可能需要依靠外包組裝和測試（OSAT）廠商提供的工具來驗證完整封裝的芯片設計。EDA公司正在加緊開發可支持這些先進封裝要求的設計與驗證工具。

無論采用哪種方式，先進封裝將繼續扮演越來越重要的角色，因為半導體行業期望延緩摩爾定律的壽命。市場對更小、更快、功能更強大的芯片和系統的需求將持續，而封裝似乎已經成為開發人員必須探索的新領域。

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