色哟哟视频在线观看-色哟哟视频在线-色哟哟欧美15最新在线-色哟哟免费在线观看-国产l精品国产亚洲区在线观看-国产l精品国产亚洲区久久

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

FPGA布局及資源優化

FPGA之家 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2021-01-07 10:15 ? 次閱讀

1.項目需求

FPGA :V7-690T兩片

Resource:兩片FPGA通過X12 gth互聯;每片FPGA使用48路serdes走光口與板外連接;每片FPGA使用SIROx4通過VPX與外界互聯;每片FPGA使用PCIE X8與板上CPU Intel XEON互聯;每片FPGA使用20對LVDS互聯;CPLD控制FPGA上電時序/CPU啟動/FPGA加載;每片FPGA掛載2路4GB DDR3。

2.FPGA架構設計問題

我們知道,FPGA片上分布著各種資源,如時鐘,serdes,RAM,LUT,IO等。在進行FPGA規劃時候,應當需要知道項目設計需求,以及需求各模塊之間的數據交織情況,這樣可以避免后續FPGA RTL設計出現時序很難優化的情況。

對應這個情況,舉一個簡單的例子。如果一個FPGA工程中含有一個PCIE和一個DDR接口,并且,需要用到PCIE與外部設備進行大量數據塊上傳和下載方面的傳輸。那么DDR作為PCIE的一個緩存接口,最優的方案是在FPGA內部對PCIE接口和DDR接口盡量靠近放置。這樣FPGA RTL設計的時候時序很容易達到最優。在V7-690T FPGA中,可以將PCIE放置的最優位置如下圖。

e942e6f4-5079-11eb-8b86-12bb97331649.jpg

同時,我們也知道,在V7-690 FPGA中,DDR通常可以放置的位置可以是BANK34/35/36和BANK36/37/38。這時綜合上述兩個條件,我們可以得到最優放置PCIE和DDR的位置。使得FPGA內部編譯通過率或者說時序最好。

下面是兩種不同放置方式得到的example design編譯結果圖。

e9a2dc1c-5079-11eb-8b86-12bb97331649.jpg

3.前期碰到的問題

1).時鐘優化

在管腳驗證的時候,本人將各個功能模塊都用XILINX FPGA的IP生成 example design并集成到一個工程下面,但是發現上面提出的功能集成下來FPGA的BUFG資源遠遠不夠。下圖是FPGA example design各模塊BUFG資源需求情況。因此做了一些資源優化。

a.前期驗證中,發現SRIO是消耗BUFG資源最多的IP,因此能省出最多的BUFG。

b.DDR也消耗比較多時鐘,這個項目一個FPGA用到兩個DDR控制器,也能省出比較多BUFG。

2).PCIE不是在所有serdes下都能放的,對V7-690,需要放置在特殊的SERDES處,這樣,實際PCIE 程序編譯時候,這個特殊的serdes里PCIE 特殊資源離得最近,編譯出來的時序報告是最好的。如若不然,需要設置PCIE IP內部特殊參數,才能使得PCIE DEV被CPU看到,也就是PCIE link上。

3).DDR布局也要參考數據是如何在FPGA內部交織的,勁量靠近會用到大數據流量的模塊放置,這樣后期設計時序會好很多。

4)FPGA功耗估計問題。

這個可以在XILINX官網下載一個XPE Excel表格,很實用的,用一兩次就熟悉了。但是本人認為這個工具對很多人也有個缺點,就是實際并不知道以后自己的代碼各種資源消耗有多少。所以可能評估不太準。

本人是用example design工程查看編譯報告得出。當涉及到調整溫度啊電流啊啥的時候,在vivado下需要打開implementation的結果后才可以改動電流/溫度的值進行評估的。

3.FPGA PCB布線時會遇到調整線序的問題。

1)這要根據項目需求看調整后的布局是否滿足項目需求,調整好后一定要原理圖工程師給出最新的原理圖,最后FPGA根據新布局重新驗證管腳等。千萬不要口口相傳丟失了信息

2)DDR換線序可以參照XILINX的MIG手冊,仔細核對的。

e9dad9f0-5079-11eb-8b86-12bb97331649.jpg

3) DDR PCB布線所需的管腳延時信息,可以通過新建一個空白工程,在空白工程的tcl下輸入如下命令:

link_design -part xc7k160tfbg676

write_csv flight_time

4.CPLD調試

1)CPLD控制FPGA上電順序,XILINX又一個check list,各位可以根據check list表格對硬件板卡進行關鍵信號測量確認,對上電時序進行控制等。

2)對FPGA的配置控制也可以月底 xilinx ug470等。

e9f97fa4-5079-11eb-8b86-12bb97331649.png

責任編輯:xj

原文標題:FPGA布局及資源優化(開發隨筆)

文章出處:【微信公眾號:FPGA之家】歡迎添加關注!文章轉載請注明出處。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • FPGA
    +關注

    關注

    1630

    文章

    21761

    瀏覽量

    604450
  • cpld
    +關注

    關注

    32

    文章

    1248

    瀏覽量

    169454
  • 時鐘
    +關注

    關注

    11

    文章

    1736

    瀏覽量

    131597

原文標題:FPGA布局及資源優化(開發隨筆)

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏

    評論

    相關推薦

    如何優化FPGA設計的性能

    優化FPGA(現場可編程門陣列)設計的性能是一個復雜而多維的任務,涉及多個方面和步驟。以下是一些關鍵的優化策略: 一、明確性能指標 確定需求 :首先,需要明確FPGA設計的性能指標,包
    的頭像 發表于 10-25 09:23 ?404次閱讀

    優化TPS546xx的布局以實現熱性能

    電子發燒友網站提供《優化TPS546xx的布局以實現熱性能.pdf》資料免費下載
    發表于 10-12 10:31 ?0次下載
    <b class='flag-5'>優化</b>TPS546xx的<b class='flag-5'>布局</b>以實現熱性能

    4開關降壓/升壓轉換器的布局優化

    電子發燒友網站提供《4開關降壓/升壓轉換器的布局優化.pdf》資料免費下載
    發表于 09-02 09:34 ?0次下載
    4開關降壓/升壓轉換器的<b class='flag-5'>布局</b><b class='flag-5'>優化</b>

    優化 FPGA HLS 設計

    優化 FPGA HLS 設計 用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設計性能。 介紹 高級設計能夠以簡潔的方式捕獲設計,從而
    發表于 08-16 19:56

    FPGA學習筆記-關于FPGA資源

    FPGA的學習。 在學習中才發現,FPGA遠不是門電路那么簡單。FPGA中有各種需要的資源,比如門電路、存儲單元、片內RAM、嵌入式乘法器、PLL、IO引腳等。等于是說,可以根據需求,
    發表于 05-22 18:27

    FPGA布局布線優化策略(五)

    對設計者很通常的情況是花費幾天或幾周的時間圍繞一個設計來滿足時序,甚至多半利用上面描述的自動種子變化,只面對可以起伏通過已有布局的小改變和時序特性完全改變。
    發表于 04-01 12:35 ?797次閱讀
    <b class='flag-5'>FPGA</b><b class='flag-5'>布局</b>布線<b class='flag-5'>優化</b>策略(五)

    如何評估選型FPGA開發板的資源

    如何評估選型FPGA開發板的資源
    發表于 03-30 11:29

    FPGA布局布線優化技術

    寄存器排序是布局工具把多位寄存器的相鄰位分組放進單個邏輯元件所利用的方法。大多數基于單元的邏輯元件有不止一個觸發器,因此,相鄰位放置在一起,時序可以被優化
    發表于 03-29 11:30 ?416次閱讀
    <b class='flag-5'>FPGA</b><b class='flag-5'>布局</b>布線<b class='flag-5'>優化</b>技術

    FPGA布局布線優化進階篇

    邏輯復制在布局過程的早期發生,為了扇出到其他邏輯元件的結構,這些元件不可以(由于任何理由)存在于相同的近鄰。
    發表于 03-27 12:26 ?999次閱讀
    <b class='flag-5'>FPGA</b><b class='flag-5'>布局</b>布線<b class='flag-5'>優化</b>進階篇

    FPGA布局布線優化方案

    調整電壓和溫度設置不要求FPGA 實現任何改變,可以提供一個方便的手段增量地改善最壞條件的性能。
    發表于 03-26 14:32 ?1168次閱讀
    <b class='flag-5'>FPGA</b><b class='flag-5'>布局</b>布線<b class='flag-5'>優化</b>方案

    FPGA布局布線的可行性 FPGA布局布線失敗怎么辦

    隨著電子技術的進步.FPGA邏輯電路能完成的功能越來越多,同樣也帶來了一個很大的問題,即邏輯電路的規模越來越大,這意味著RTL代碼到FPGA的映射、布局布線所花費的時間也越來越長。
    的頭像 發表于 03-18 10:57 ?860次閱讀
    <b class='flag-5'>FPGA</b><b class='flag-5'>布局</b>布線的可行性 <b class='flag-5'>FPGA</b><b class='flag-5'>布局</b>布線失敗怎么辦

    FPGA資源使用如何評估

    請問FPGA資源使用如何評估?
    發表于 02-22 09:55

    FPGA資源與AISC對應關系

    情況下,FPGA可以被用作ASIC的原型驗證平臺,幫助設計師驗證和優化ASIC的設計。然而,由于FPGA的靈活性和可重構性,它的資源使用效率通常低于專門為特定任務
    發表于 02-22 09:52

    FPGA好的學習資源有哪些

    FPGA學習好的資源有哪些?從入門到精通,大家可以分享一起學習呀
    發表于 01-28 17:00

    FPGA實現原理

    布局加載到實際的FPGA上。這個過程通常通過向FPGA發送一個特定的二進制文件來完成。一旦FPGA被正確地編程,它就可以開始執行所設計的功能。 FP
    發表于 01-26 10:03
    主站蜘蛛池模板: 国内九一激情白浆发布| 牛牛免费视频| 国产精品成人影院| 欧美人与禽ZOZO性伦交视频| 影888午夜理论不卡| 久久久乱码精品亚洲日韩| 亚洲性无码av在线| 丰满女朋友在线观看中文| 国色天香社区视频免费高清3 | 美女穿丝袜被狂躁动态图| 中文字幕不卡一区二区三区| 美女激清床上戏大全| 99久久国产综合色| 日日a.v拍夜夜添久久免费| 国产成人无码区免费内射一片色欲 | 美国CERANETWORK超清| 99精品99| 久久精品国产色蜜蜜麻豆国语版| 色中色入口2015| 国产精品久久久久久久人热| 小小水蜜桃视频高清在线观看免费| 国内精品久久| 91av影院| 狼群影院视频在线观看WWW| 性生生活大片又黄又| 和尚轮流澡到高潮H| 中文字幕亚洲视频| 日本视频中文字幕一区二区 | 草柳最新地址| 小776论坛| 老湿机一区午夜精品免费福利| se01短视频在线观看| 亚洲 成人网| 麻豆人妻换人妻X99| 儿子你得太大了慢点插| 亚洲日本天堂在线| 欧美熟妇VIVOE精品| 国产在线精彩亚洲久久| 亚洲 欧美 国产 伦 综合| 久久无码人妻AV精品一区 | chinese耄耋70老太性|