作者：朱卓婭，程劍平，魏同立

本文提出了一種應用于電流型數模轉換器（DAC）的輸出電路。在對輸出級的功能和穩定性作了分析計算后，設計了一種高增益、低失真的運放（OP）電路。運放模擬的直流增益為108dB，環路帶寬為30MHz，環路相位裕量為60度，在輸出為1rms時，THD+N可達到104.8dB。和傳統的開關電容（SC）輸出級相比，該電路具有面積小、噪聲低等優點，可應用于高精度的電流型DAC。

近年來，電子通訊市場的發展極其迅速，這給系統中重要的模塊—數模轉換器（DAC）帶來了發展機遇，同時也對DAC設計者提出了同時兼顧高精度和高速度的挑戰。

電流型DAC是基于一系列相互匹配的電流鏡，由輸入數據控制電流開關對，將電流導向輸出端或者互補輸出端，因此它具有可以直接驅動負載、速度快、功耗低、面積小等優點，被認為是一個解決高速度要求的較佳方案。為了提高轉換精度，通?？梢圆捎眠^采樣（Oversampling）和sigma-delta（ΣΔ）調制技術。

在電流型DAC設計中，輸出級設計很重要，它的優劣將直接影響到系統性能指標。如圖1所示，典型的ΣΔ電流型DAC中包含了一個數字插值濾波器、一個ΣΔ調制器、一個內嵌的電流型DAC以及輸出級電路。常用的輸出電路由開關電容（SC）濾波器實現，但從電路設計成本的角度，它有很明顯的缺點。這是因為SC濾波器的噪聲主要由熱噪聲（kT）/C決定，所以要提高信噪比就意味著需要更大的片內電容，這不僅大大增加了設計成本，而且在某些應用場合，根本無法實現。而采用連續輸出級的ΣΔDAC，就可以避免SC電路熱噪聲的影響。

本文在對電流型DAC輸出級穩定性詳細分析的基礎上，設計了一種低失真的運放電路，由于避免了采用大容量電容，芯片實現面積減小，同時又提高了系統信噪比，可廣泛應用于電流型DAC輸出電路中。

輸出級原理及穩定性分析

由圖1可知，為了將電流型DAC的輸出電流轉換成電壓信號輸出，輸出級要能實現電流到電壓的轉換（IVC）。在實際應用中，電流型DAC常采用全差分電流歸零（RTZ）電路，以減小碼間干擾和降低對時鐘上升延和下降延的匹配要求。相應地，輸出電路也需要采用差分結構。

圖1典型的ΣΔ電流型DAC系統

圖2電流型DAC輸出級的IVC原理

為了簡化分析，圖2給出了能實現IVC的輸出級原理圖。圖2中，虛線框內是電流型DAC的等效電路，其中，Ro、Co分別是電流型DAC的輸出電阻和輸出電容，Rf、Cf分別是反饋電阻和反饋電容，Vref是外接基準電壓。假設電流型DAC的輸出阻抗為無窮大，運放為理想情況，那么輸出級轉移函數為：

（1）

由式（1）可見，電流轉換到電壓可以由Rf實現。

圖2中加入了反饋電容Cf，這是為了使輸出級電路穩定，下面給予證明。在無反饋電容Cf時，從圖3給出的開環小信號等效電路可得到，電路的輸入輸出關系為：

（2）

圖3無Cf時圖2對應的開環小信號電路

從式（2）可看出，由于Rf的加入，結合DAC的輸出電容Co，將會引入新的極點：

（3）

這將會引起電路不穩定。當在回路中加入Cf時，輸入輸出關系變為：

（4）

式中，零、極點分別為：

（5）

從式（5）可以看出，如果加入Cf，并保證： RfCf=RoCo（6）時，零點z可以和極點px2相互抵消，電路穩定性提高。此外，Cf還能和Rf實現簡單的濾波。如果需要進一步的濾波，則可以在芯片外部實現。

運放設計

結構設計

圖2所示的輸出級中，最關鍵的是運放設計，圖4是運放電路圖。運放的一端接基準電壓Vref，以提供共模電壓，另一端接電流型DAC的輸出。設計中運放必須具有足夠高的增益，這樣才能保證其同相和反相輸入端電壓差小，也就是使DAC中電流源的漏源極電壓Vds和Vref幾乎相等，電流源偏置電路的電流就可以被精確復制，從而使內部DAC獲得較高的精度。另外考慮到寬輸出擺幅的要求，運放采用了兩級結構，為了實現高于100dB的增益，并且在5V電源下，獲得較好的信噪比，第一級采用了Folded Cascode結構。

運放的輸出級采用了共源放大器，以獲得較高的輸出擺幅，但其缺點是當負載電阻較小時，M12的偏置電流有可能下降。因此，在運放中加入了一個由M3“M10構成的gm穩定電路。當M12的偏置電流下降時，M3和M12的柵電壓下降，使得流過M3的電流降低，由于M9的電流保持恒定，所以此時流過M6的電流增大，再通過M11的鏡像，使M12的電流上升，從而起到了補償作用。設計中為了減小失真，gm穩定環路的跨導需要精心設計。

小信號分析

圖4所示的運放是兩級結構，為了提高穩定性，加入Miller電容Cc進行頻率補償。為排除由Miller補償所產生右半平面零點的影響，加入了電阻Rz。為了確定運放的直流增益、單位增益帶寬以及Cc和Rz的取值，圖5給出了運放的小信號等效圖。由圖5可計算出運放的直流增益為：A（0）=gm1gmmultR1RL （7）

圖4輸出級中運放的電路圖

圖5運放的小信號等效圖

其中gm1為運放第一級中M1跨導，

，k、m、h如圖4中所示，有

其中W和L為相應MOS管的寬和長。并得到運放的單位增益帶寬為：

GB=gm1/Cc （8）

為了消除Cc造成的右半平面零點的影響，可令：

（9）

即將零點推至無窮遠處，保證了電路的穩定。此時，運放的轉移特性可以表示為：

（10）

為了獲得60度的相位裕量，并且A（0）很大時，由式（10）可以得到：

（11）

設p3”pn》》GB，則有：

（12）

由式（12）得，|p2|》1.73GB。設計時取|p2|》2GB，所以Cc取值應滿足：

（13）

應該指出，上述分析并沒考慮運放第一級和輸出級的鏡像零極點。如果考慮第一級的鏡像零極點：

（14）

式中，C3為圖4中A點的寄生電容。從式（14）可知，z3部分抵消了p3的影響。設計時需要使p3和z3的值大于GB。

再考慮到運放輸出級的鏡像零極點。由如圖6所示的小信號原理圖可知，輸入和輸出關系為：

（15）

其中gmo為輸出級跨導，并有：

（16）

由式（16）可知，運放輸出級中電流鏡的鏡像極點將影響gmo，從而影響運放的帶寬和相位裕量，設計時需要通過模擬進行調整。

圖6運放輸出級的等效小信號原理圖

噪聲分析

運放結構中，來自第二級的噪聲在除以第一級增益后可以忽略，主要考慮第一級噪聲，總噪聲則為：

（17）

其中，k為玻爾茲曼常數，T為絕對溫度，μ為器件載流子遷移率，Cox為單位面積氧化層電容，ID為MOS管的漏源極電流，K為與工藝有關的常數。式（17）中，前一部分為熱噪聲，而后一部分為閃爍噪聲。為了盡可能地降低運放噪聲，設計時可根據式（17），來選擇輸入級M1和M2的寬長比，并且進一步確定M14、M15以及M20、M21管的尺寸。

模擬結果

采用0.6μm工藝進行Hspice模擬驗證，根據應用要求，模擬時采用電源電壓為5V，負載電阻為1kΩ。圖7為運放的環路頻率特性。由上圖可見，運放的直流增益為108dB，環路帶寬為30MHz，環路相位裕量為60度，這表明電路是穩定的。

圖8為輸出噪聲電壓（模擬時積分到100GHz），其值為29μVrms。此外，在輸出擺幅為±1.4V時，模擬得到運放的諧波失真電壓（至9次諧波）為3.62μVrms。因此，本文所設計的運放的THD+N高達104.8dB。

圖7 環路頻率特性

圖8 運放的輸出噪聲電壓

結論

設計了一種應用于電流型DAC的輸出電路。在詳細分析輸出級穩定性的基礎上，對其中的運放電路進行了重點設計，模擬結果表明運放在輸出為1rms時，THD+N為104.8dB；直流增益為108dB，環路帶寬為30MHz，環路相位裕量為60度。此電路具有占用芯片面積小、噪聲低等優點，適用于高精度電流型DAC的輸出級中。

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