上世紀中葉，IEEE電子和電子工程師協會在上世紀中葉設立了一個叫ITRS的組織，該組織每年都會發布一份半導體領域中技術路線圖——ITRS（International Technology Roadmap for Semiconductors）路線圖。但在2017年，IEEE停止更新ITRS，并將其重新重命名為IRDS，他們認為這樣可以更全面地反應各種系統級新技術。

與此同時，業界提出了More Moore、Moore than Moore和Beyond COMS三種方法，來持續提升芯片性能。在本文中，我們摘譯了IRDS最新版本的IRDS 2020，里面談及Moore Moore的一些路線預測，歡迎大家閱讀。

技術現狀

大部分的半導體器件都是數字邏輯，那就需要去支持兩種器件類型的技術平臺：1）高性能邏輯；2）低功耗/高密度邏輯。該技術平臺的關鍵考慮因素是速度、功耗、密度和成本。More Moore路線圖為MOSFET的持續擴展提供了一個參考，以保持以更低的功耗和成本改進設備性能的歷史趨勢。

所謂“More Moore”，這是一個延續CMOS的整體思路方法，具體而言就是在器件結構、溝道材料、連接導線、高介質金屬柵、架構系統、制造工藝等等方面進行創新研發，沿著摩爾定律一路微縮。

以下應用推動了IRDS中More Moore技術的需求：

?高性能計算——在恒定功率密度（受熱約束）下的更高性能

?移動計算——以恒定的功耗（受電池限制）和成本提供更多的性能和功能

?自主感知和計算（IoT）——以減少泄漏（ leakage）和變異性（variability）為目標

而技術驅動因素包括以下重點項目：邏輯技術（Logic technologies）、基本規則縮放（Ground rule scaling）、性能助推器（Performance boosters）、性能-功率-尺寸（PPA）縮放（Performance-power-area （PPA） scaling）、3D集成（3D integration）、內存技術（Memory technologies）、DRAM技術（DRAM technologies）、Flash技術（Flash technologies）、新興的非易失性內存（NVM）技術（Emerging non-volatile-memory （NVM） technologies）

More Moore目標是每2——3年為節點擴展帶來PPAC價值：

?（P）性能：在標度電源電壓下，工作頻率增加15%以上 ?（P）功率：在給定性能下，每次開關的能量損耗減少30%以上 ?（A）面積：減少30%的芯片面積； ?（C）成本：晶圓成本增加《30% -縮放裸片成本減少15%。

這些標度目標推動了該行業的一些重大技術創新，包括材料和工藝的變化，如 high-κ柵極電介質和應變增強（strain enhancement），以及在不久的將來，新的架構，如柵極全方位（GAA）;替代高遷移率溝道材料和新的3D集成方案，允許異構疊加/集成。這些創新將以快速的速度引入，因此及時地理解、建模和實現到制造業中對行業來說是至關重要的。

需要注意的是，成本指標（減少15%的裸片成本）和市場節奏（每年都需要推出新產品）在移動產業中越來越重要。由于應用嚴格要求所有figure-of-merits（FoM）同時滿足，有必要推進一個有效的工藝技術清單，以維持某些設備架構的極限，例如在未來五年推動finFET架構。

在從一個邏輯世代到另一個邏輯世代的過程中，這種方法還有助于以降低風險的方式維持成本。由于多圖形光刻步驟的增加，晶圓加工的成本越來越高，這就變得更加困難。我們還 需要在相同數量的晶體管上降低15%以上的成本，這只能通過在溝道材料、器件架構、接觸工程（contact engineering）和器件隔離方面的新進展實現pitch scaling。增加的工藝復雜性也必須考慮到整個裸片良率。為了補償復雜性的成本，需要加速設計效率，進一步擴大面積，以達到裸片成本的比例目標。

在ITRS的系統驅動技術工作組的早期工作中也觀察到了這些設計誘導的縮放因子，它們被用作校準因子，以匹配行業的面積縮放趨勢。設計比例因子（design scaling factor）現在被認為是More Moore技術路線圖的關鍵元素之一。

半導體行業的目標是能夠在降低功耗和成本的情況下繼續擴大技術的整體性能。器件和最終芯片的性能可以通過許多不同的方式來衡量：更高的速度、更高的密度、更低的功耗、更多的功能，等等。從本質上講，dimensional scaling已經足以帶來上述的性能優點，但現在已經不是這樣了。制程、工具和材料性能等，對繼續擴展提出了困難的挑戰。我們在表MM-5和表MM-6中總結了這些困難的挑戰。這些挑戰分為近期2020-2025年（表MM-5）和長期2026-2034年（表MM-6）。

如下圖所示表MM-5展示了近期的挑戰。

表MM-6則說明了長期的困難挑戰

晶體管的演進

在More Moore路線圖中，我們將重點放在了有效的解決方案上，以在縮放的尺寸和縮放的供電電壓下維持性能和功率的縮放。基本規則縮放（Ground rule scaling ）驅動裸片成本降低。然而，這種縮放增加了寄生在總負載中的部分，并在性能和功率縮放中帶來的縮放收益遞減。因此，有必要關注技術擴展的解決方案，同時擴展設備和互連的寄生。

基礎規則縮放（Ground rule scaling ）還需要使DTCO結構能夠適應面積縮小，并收緊限制面積縮放的關鍵設計規則。由于multiple patterning的成本和過程的復雜性，EUV被用于以較少的制程步驟來解決模式嚴密的基本規則。規劃的基本規則路線圖和設備架構如表MM-7所示。基本規則的演化過程如圖MM-2所示。對于不同的代工廠和集成設備制造商（IDMs）的節點命名還沒有達成共識;

然而，計劃規則給出了技術能力符合PPAC要求的指示。基礎規則（ground rules）中的關鍵參數是柵極間距、金屬間距、fin間距和柵極長度，它們是核心邏輯區域縮放的重要因素。

表MM-7邏輯器件的設備件、PPA和基本規則路線圖。

表中使用的首字母縮寫（按外觀順序）：LGAA-lateral gate-all-around-device （GAA）， 3DVLSI-fine-pitch 3D邏輯順序集成。

圖MM-2關鍵基本規則的投影比例

僅按基本規則縮放（Ground rule scaling ）不足以縮放單元格高度。有必要將設計比例系數付諸實踐。例如，標準單元高度將通過縮放標準單元中有源器件的數量/寬度以及縮放次要規則（例如尖端到尖端（tip-to-tip）、延伸、P-N分離（P-N separation）和最小面積規則）來進一步減小。

類似地，可以通過關注關鍵設計規則（如邊緣fin的fin端接等）和啟用結構（如有源接觸）來減小標準單元寬度。此外，需要仔細選擇接觸結構，以降低連接處電流密度增加的風險。預計到2028年，P和N器件可以堆疊在一起，從而進一步降低成本。

在我們看來，2031年以后，就沒有二維微縮的空間了，使用順序/堆疊集成方法的電路和系統的三維超大規模集成（VLSI）將是必要的。這是由于沒有接觸放置（contactplacement ）的空間，以及由于gate pitch scaling和metal pitch scaling而導致性能惡化。

據預測，由于靜電效應的惡化，物理溝道長度將在12nm左右飽和，而gate pitch將在38nm處飽和，以便為器件接觸預留足夠的寬度（~14nm），提供可接受的寄生。3D VLSI期望為目標節點帶來PPAC增益，并為異構和/或混合集成鋪平道路。

這種3D集成的挑戰是如何劃分系統，以更好地利用設備、互連和子系統（如內存、模擬和I/O）。這就是為什么在2031年后需要進行functional scaling和/或重大架構更改的原因。這可能是Beyond CMOS和專業技術設備/組件的時代，將系統微縮到單位功率密度和單位立方體積下的高系統性能。

在130nm節點出現之前的最初幾年，晶體管遵循著Dennard scaling，其中等效氧化物厚度（EOT）、晶體管柵極長度（Lg）和晶體管寬度（W）均采用常數因子進行微縮，以便在恒定功率密度下提供延遲改善。

目前，有許多輸入參數可以改變，而輸出參數是這些輸入參數的復雜函數。可發現其它組投射的參數值（即，不同的縮放場景）來實現相同的目標。為了維持低電壓下的定標，近年來的定標主要集中在提高性能的其他解決方案上，如在溝道中引入應變、應力助推器、high-κ金屬柵、降低接觸電阻和改善靜電。所有這些都是為了補償柵極驅動損耗的同時，還滿足高性能移動應用所需要的低電源電壓。

設備架構、關鍵模塊和performance boosters的路線圖概述如表MM-8所示。

表MM-8More Moore微縮的設備路線圖和技術錨定。

FinFET仍然是關鍵的晶體管架構，目前看來他們還可以持續擴展到2025年。ctrostatics和findepopulation仍然是改善性能的兩種有效解決方案。寄生改進（Parasitics improvement）預計將繼續作為性能改進的主要手段，作為收緊設計規則的結果。預計寄生（ parasitics ）將繼續作為關鍵路徑性能的主導項。

為了降低供電電壓，未來的晶體管必須過渡到如橫向 nanosheets這樣的GAA結構，以維持柵極驅動改進的靜電學。橫向GAA結構最終將演變為與垂直GAA結構的混合形式，以彌補由于在更緊密的pitches上增加寄生以及特殊SoC功能（如內存選擇器）所造成的性能損失。

順序集成（Sequential integration）將允許采用單片3D （monolithic 3D）集成在彼此之上進行堆疊。微縮的焦點則將從單線程性能提升轉移到功耗降低，然后發展到高度并行的3D架構，允許低Vdd操作和更多的功能嵌入到單位立方體體積中。

雖然設備架構正在發生變化，但后續的模塊預計也將發展。這些可能包括：

1.起始襯底，如Si到絕緣體體上硅（SOI）和SRA（strain-relaxation-buffer）;2.從Si到SiGe、Ge、IIIV的溝道材料演變;3.接觸模塊從硅化物演變為提供更低肖特基阻隔高度（SBH）的新型材料，并采用包裹式接觸集成方案來增加接觸表面積。

正如前面提到的，finFET可能可能會維持到2025年。到2022年以后，橫向GAA晶體管的過渡預計將開始，并可能包括縱向GAA設備的混合形式與橫向GAA，潛在的3D混合memory-on-logic應用。這種情況是由于fin寬度縮放和接觸寬度的限制。

Parasitic capacitance penalty， Weff（effective drive width ）和RMG9（replacement metal gate ）集成對GAA的應用構成了挑戰。一個折衷的解決方案可能是EGAA（electrically GAA）架構，它大大減少寄生電容，并增加有效寬度，以帶來更好的短溝道控制和更強的驅動。晶體管架構的演進規劃如圖MM-5和圖MM-5所示。

體硅仍將是主流襯底，而絕緣體上硅（SOI）和SRB將分別用于支持更好的隔離（例如，射頻集成）和無缺陷集成的高遷移率溝道。

我們知道，像Ge和III-V族材料這樣的高遷移率材料在通過增加一個數量級的固有遷移率來增加驅動電流方面帶來了希望。隨著柵極長度的縮放，由于速度飽和，遷移率對漏極電流的影響變得有限。

另一方面，當柵極長度進一步縮小時，載流子傳輸變成了ballistic。這使得載流子的速度（也稱為“注入速度”）隨著移動性的增加而導致漏極電流的增加。然而，對于高遷移率器件，低有效質量（low effective mass）實際上會在較高的供電電壓下產生高的隧穿電流。這可能會降低III-V器件在短溝道工作函數調諧后的有效性能（例如，閾值電壓增加），以降低漏電流（Ioff），以補償隧穿電流。

高遷移率溝道需要考慮的另一個問題是較低的態密度（ lower density of states）。電流與溝道中的漂移速度和載流子濃度的乘積成正比。這就需要正確選擇柵極長度（Lg）、電源電壓（Vdd）和器件結構，以最大化這一乘積，而這些參數的選擇將因所使用的溝道材料類型不同而不同。這一切都需要整體解決。

很可能，高移動性溝道將用于連續集成，以協同集成高速IOs、RF（如5G及以上）和photonics協集成。

在過去十年中，應變工程（Strain engineering）已被用作最有效的解決方案之一，如32nm節點和早期的所示。然而，這些壓力源的影響可能不能直觀地推進到新的節點上。隨著柵極間距的縮小，源漏外延（S/D EPI）接觸和SRB上的SiGe仍然是高遷移率溝道材料的兩倍以上的遷移率的有效助推器。工程師們在使用SRB的7nm CMOS平臺上成功地演示了PMOS的SiGe溝道和NMOS的應變Si溝道。

另一方面，SRB或S/D應力源可能對垂直器件中的溝道應力產生不起作用。其他應變工程技術還包括gate stressor 和ground plane stressors。

互聯和3D異構集成

對于芯片的未來，互聯也是一個重要方面，而互連最困難的挑戰是引入滿足導線導電性要求、降低介電常數和滿足可靠性要求的新材料。對于導電性，必須減小尺寸效應對互連結構的影響。尺寸控制是當今和未來幾代互連技術面臨的一個關鍵挑戰，由此產生的刻蝕難題是在 low-κ介電材料中形成精確的溝道和通孔結構，以減少阻容（RC）的變化。

為了獲得最大的性能，互連結構不能容忍剖面的變化而不產生不希望的RC退化。這些尺寸控制要求對測量高深寬比結構的高通量成像計量提出了新的要求。新的計量技術也需要在線監測附著力和缺陷。更大的晶圓和限制測試晶圓的需要將推動更多的現場過程控制技術的采用。

至少到2025年，銅（Cu）預計仍將是互連金屬的首選解決方案，而非銅溶液（例如Co和Ru）預計將用于本地互連（M0）。另一方面，由于電遷移的限制，局部互連（middle-of-line：MOL））、M1和Mx水平將使用如鈷（Co）這樣的非銅方案，特別是對于通孔，因為它有更好的集成窗口來填充狹窄的溝槽，同時它在縮放尺寸上有比銅更低的電阻。

銅布線、線阻擋材料必須防止銅擴散到鄰近的介電介質中，但也必須與銅形成合適的、高質量的界面，以限制空位擴散，并實現可接受的電遷移壽命。Ta（N）是一個知名的行業解決方案。Mn（N）在近年來也受到了人們的高度關注。對于新型材料，SAMs（self-assembled monolayers）則是候選材料之一。

同時，3D異構集成也成為大家關注的一個方向。

眾所周知，每一代的邏輯節點都需要為其添加新的函數，以保持單價不變（以保持利潤率）。由于以下挑戰，這變得更加困難：

?留在板上/系統上的協同集成功能更少?每個功能專用的異構核心和每個專用核心所需的專用性能改進需求?封裝外存儲器與邏輯協同集成成本高，技術與基線CMOS不兼容（可能需要晶圓/芯片級堆疊）

到目前為止，裸片成本的降低是通過柵極間距（gate pitch）、金屬間距（metal pitch）和單元高度（cell height）的同步縮放實現的。預計這種情況將持續到2028年。在單元和物理設計中，三維器件（如finFET和橫向GAA）和DTCO結構可能會追求單元高度縮放。然而，這種微縮途徑預計將面臨更大的挑戰，因為電氣/系統效益的減少，以及SoC水平上面積減少的減少。

因此，有必要尋求3D集成的，例如器件對器件堆疊（device-over-device stacking）、精細間距層轉移（fine-pitch layer transfer）和/或monolithic 3D（或sequential integration）。這些追求將保持系統性能和功率增益，同時潛在地保持成本優勢，例如在其他地方處理昂貴的非縮放組件，并使用最適合每層功能的技術。

3DVLSI可以在門級或晶體管級布線。3DVLSI提供了堆疊層的可能性，實現了層級別的高密度接觸（每平方毫米高達幾百萬個過孔）。柵極級的分區允許由于導線長度減少而獲得IC性能增益，同時通過將nFET堆疊在pFET上（或相反）在晶體管級別進行分區，實現兩種類型晶體管的獨立優化（定制實現溝道材料/襯底定向/溝道和提高的源極/漏極應變等），同時與平面共集成相比降低工藝復雜度，例如在SiGe pFET上方堆疊III-V nFET。

這些高遷移率晶體管非常適合3DVLSI，因為它們的工藝溫度很低。具有高接觸密度的3DVLSI還可以實現與高密度3D過孔進行異質共集成的應用，例如用于氣體傳感的CMOS的NEMS或高度小型化的成像器。集成器件對器件堆疊（例如P器件對N器件）以解耦溝道工程（例如用于PMOS的Ge溝道）以獲得更好的性能是一個巨大的發展勢頭。

為了解決從2D到3DVLSI的過渡，路線圖中預測了以下幾代：

（1）Die-to-wafer和wafer-to-wafer 堆疊：

方法：細間距（Fine-pitch）介質/混合鍵合和/或倒裝芯片組裝

機會：減少系統上的材料清單、異構集成、邏輯上的高帶寬和低延遲內存

挑戰：設計/架構劃分

（2）設備對設備（例如P-over-N堆疊）

方法：順序集成

機會：減少標準單元和/或位單元的2D占用空間

挑戰：最小化互連開銷是N&P之間實現低成本的關鍵

（3）添加邏輯3D SRAM和/或MRAM堆棧（嵌入式/堆疊）

方法：順序集成和/或晶圓轉移

機會：2D區域增益，邏輯和內存之間更好的連接，使系統延遲增益。

挑戰：如果使用堆疊方法，則解決較低層互連的熱預算，重新審視緩存層次結構和應用程序需求、電源和時鐘分布

（4）添加模擬和I/O方法：順序集成和/或晶圓傳輸

機遇：給予設計者更多的自由，并允許集成高移動性溝道，將非微縮組件推到另一層，IP復用，可擴展性

挑戰：熱預算、可靠性要求、電源和時鐘分配

（5）True-3D超大規模集成電路：集群功能堆棧

方法：順序集成和/或晶圓片轉移

機會：互補功能，而不是CMOS替代，如神經形態，高帶寬內存或純邏輯應用納入新的數據流方案有利于3D連接。應用實例包括神經形態結構中的圖像識別，寬io傳感器接口（例如，DNA測序，分子分析），以及高度并行的內存邏輯計算。

挑戰：架構應用程序，在低能量、低頻率和高度并行接口可以利用，映射應用到非馮·諾伊曼架構。

More Moore縮放需要增加金屬化層的數量，因此，如果在patterning技術上沒有進步，就需要增加mask。預計從193i光刻到EUV的過渡將可能拯救mask。然而，由于對金屬化和用于3D集成的FEOL）和MOL集成的重復掩模的需求增加，掩模數量預計將在2031年后上升。這反過來會增加過程的復雜性，從而增加缺陷（D0）需求。2034年所需的D0水平預計將減少2.2倍，以保持80mm2移動裸片（表MM-15）的良率在控制之下。

表MM-15 80mm2裸片的缺陷率（D0）要求。

存儲技術也要齊頭并進

CMOS邏輯和存儲器共同構成了半導體器件生產的主要部分。在探討完邏輯器件之后，我們需要考慮存儲器。

正如大家所熟知，存儲器的類型有DRAM和非易失性存儲器（NVM）。我們重點放在商品化的、獨立的芯片上，因為這些芯片傾向于驅動存儲器技術。然而，嵌入式存儲芯片預計將遵循與商品存儲芯片相同的趨勢，通常有一定的時滯。對于DRAM和NVM，都考慮了詳細的技術要求和潛在的解決方案。

對于DRAM，主要目標是繼續微縮1T-1C單元的占用空間，達到4F2的實際限制。挑戰是垂直晶體管結構，high-κ電介質提高電容密度，同時保持低泄漏。從當前的技術看來，DRAM的技術要求隨著微縮而變得越來越困難。近年來，DRAM中引入了許多新技術，如193 nm ArF浸沒式高鈉光刻技術，包括Fin型晶體管在內的改進cell的FET技術，buried word line和cell FET等技術。

由于DRAM存儲電容在物理尺寸上變得越來越小，EOT（equivalent oxide thickness）必須急劇下降，以保持足夠的存儲電容。為了測量EOT，需要具有較高的相對介電常數（κ）的介質材料。因此，我們采用MIM（metal-insulator-metal ）電容器，選用high-κ （ZrO2/Al2O/ZrO2）材料。這種材料的發展和改進一直持續到20nm HP和超high-κ （perovskite κ 》 50 ~ 100）材料的釋放。此外，high-κ絕緣子的物理厚度應按比例縮小，以適應最小特征尺寸。因此，電容器的三維結構將由圓柱形變為柱狀。

另一方面，隨著外圍CMOS器件的微縮，這些器件形成后的工藝步驟需要低溫工藝制程。這對于通常在CMOS器件形成之后構造DRAM cell工藝是一個挑戰，因此僅限于低溫處理。DRAM外圍設備的要求可以放寬Ioff，但需要更多的LSTP（Ion of low standby power ）設備。但是，未來需要high-κ金屬柵來維持性能。

另一個重要的話題是從6F2遷移到4F2 cell。由于half-pitch縮放變得非常困難，這是不可能維持的成本趨勢。保持成本趨勢并通過生成增加總比特輸出的最有前途的方法是改變單元大小因子（cell size factor）a的縮放（a = ［DRAM cell大小］/［DRAMhalf pitch］］2）。目前6F2 （a = 6）是最常見的。例如，垂直cell 晶體管是需要的，但仍然有一些挑戰。

總而言之，保持足夠的存儲電容和足夠的cell晶體管性能是需要在未來保持時間特性。為了繼續擴大DRAM設備的規模，并獲得更大的產品容量，它們的困難指數也在不斷增加，。此外，如果成本縮放的效率與引入新技術相比變差，則停止DRAM縮放，采用3D cell堆疊結構，或采用新的DRAM概念。討論了3D cell堆疊和新的概念DRAM，但沒有明確的途徑進一步擴展2D DRAM。

在DRAM之外，還有幾種存儲技術，他們都有一個共同的特征——非易變性。根據應用的不同，要求和挑戰也不同，從只需要Kb存儲的RFID到芯片中數百Gb的高密度存儲。非易失性存儲器可分為兩大類——閃存（NAND閃存和NOR閃存）和非基于電荷存儲的存儲器。非易失性內存基本上是普遍存在的，許多應用使用的嵌入式內存通常不需要前沿技術節點。More Moore 非易失性內存表只跟蹤內存挑戰和領先的獨立部件的潛在解決方案。

閃存是基于簡單的單晶體管（1T）單元，其中晶體管既是存取（或單元選擇）設備又是存儲節點。目前閃存服務于99%以上的應用。

當存儲的電子數量達到統計極限時，即使可以進一步縮放器件并實現更小的單元，存儲陣列中所有器件的閾值電壓分布也變得無法控制，邏輯狀態也無法預測。因此，不能通過持續擴展基于電荷的設備來無限期地增加存儲密度。但是，有效的密度增加可以通過垂直堆疊存儲層來繼續。

通過完成一個設備層然后再完成另一個設備層的堆疊經濟是值得懷疑的。如圖MM-12所示，堆疊多層設備后，bit成本開始上升。此外，由于互連增加和復雜處理造成的產量損失，陣列效率的降低可能進一步降低這種3D疊加的bit成本效益。

2007年，業內提出了一種新的制造方法，大大簡化了制程步驟。這種方法無需重復處理，只需幾步就可以制作出3D堆疊設備，從而為NAND flash提供了一種新的低成本縮放路徑。圖MM-12說明了一種方法。這種架構最初被稱為bitcost -scalable（簡稱BiCS），它將NAND string 從水平位置轉向垂直位置90度。word line（WL）保持在水平面上。如圖MM-12所示，這種類型的3D方法比堆疊完整的設備要經濟得多，而且成本效益在相當高的層數時不會飽和。

自2007年以來，人們提出了許多基于BiCS概念的架構，其中一些架構，包括一些使用floating gate 代替charge trapping 的存儲架構，這些技術在過去的2 - 3年已經進入量產。總的來說，所有3D NAND方法都采用了比傳統2D NAND更大的面積占用策略。與最小的2D NAND的~15nm相比，3D NAND的x-和y-尺寸（相當于2D細胞尺寸）在100nm和更高的范圍內。更大的“單元尺寸”是通過堆疊大量的存儲層來實現具有競爭力的封裝密度。

3D NAND的經濟效益進一步被其復雜和獨特的制造需求所困擾。雖然較大的cell尺寸似乎放寬了細線光刻的要求，但為了實現高數據速率，需要使用較大的page size，而這反過來又轉化為細線間距的位線和金屬線。因此，即使單元尺寸很大，金屬線仍然需要約20nm的半間距，這只能通過193i光刻和雙圖案實現。深孔的刻蝕困難且緩慢，并且刻蝕吞吐量通常很低。沉積多層電介質和/或多晶硅，以及多層膜和深孔的計量都是一個挑戰。這些都轉化為對新設備和占地面積的巨大投資，以及對晶圓flow和良率的新挑戰。

閃存最終可以堆疊多少層？這似乎是一個未知之數。因為在層的堆疊上似乎沒有嚴格的物理限制。但我們清楚認識到，超過一定的縱橫比（也許是100：1？）后，蝕刻停止現象會發生，當反應離子蝕刻過程中的離子由于側壁上的靜電荷彎曲而無法向下傳播時，可能會限制一次操作可以蝕刻多少層。

但是，可以通過堆疊更少的層，蝕刻和堆疊更多的層（以更高的成本）來繞過此問題。堆疊許多層可能會產生高應力，從而使晶圓彎曲，盡管需要仔細設計，但這似乎并不是一個無法解決的物理極限。即使在200層（每層約50nm）處，總堆疊高度約為10μm，仍與邏輯IC的10-15個金屬層處于相同范圍內。這種層的厚度不會顯著影響裸片的厚度（到目前為止，最薄的厚度約為40μm）。

然而，在1000層時，總的層厚度可能導致不符合用于在薄封裝中堆疊多個裸片（例如16或32）的形狀因數的厚裸片。現在閃存已經到了170多層，我們認為未來的256層也有可能。

當堆積更多的層被證明太難時，面積x-y可能最終開始縮小。然而，這種趨勢并不能保證。如果孔寬高比是限制，收縮 footprint不會降低比率，因此也不會有幫助。此外，與緊湊的2D NAND相比，更大的單元尺寸似乎至少部分地有助于3D NAND的性能（速度和循環可靠性）更好。x-y縮放是否還能提供這樣的性能還不清楚。可能需要新的創新或更強大的新興存儲器來進一步降低 bit成本。

由于2D NAND Flash縮放受存儲電荷太少所致的統計波動的限制，因此，一些不基于電荷存儲的非常規非易失性存儲器（鐵電或FeRAM，磁性或MRAM，相變或PCRAM，電阻性或ReRAM）正在被開發并形成通常被稱為“新興”存儲器的類別。

即使2D NAND被3D NAND取代（不再受電子數量不足的困擾），基于非電荷的新興存儲器的某些特性（如低壓操作或隨機存取）對于各種應用也很有吸引力。因此繼續發展這些新興的存儲器通常具有兩端結構（例如，電阻器或電容器），因此難以兼用作單元選擇裝置。存儲器單元通常以1T-1C，1T-1R或1D-1R的形式組合單獨的訪問設備。

（1）FeRAM

FeRAM器件通過切換和檢測鐵電電容器的極化狀態來實現非易失性。要讀取存儲狀態，必須跟蹤鐵電電容器的hysteresis loop，并銷毀存儲的數據，并且必須在讀取后將其寫回（破壞性讀取，如DRAM）。由于這種“破壞性讀取”，尋找鐵電和電極材料在延長的工作周期內既能提供足夠的極化變化又能提供必要的穩定性是一個挑戰。許多鐵電材料是CMOS制造材料的常規補充材料所不具備的，并且可以通過常規CMOS工藝條件進行降解。

FeRAM快速，低功耗和低電壓，因此適用于RFID，智能卡，ID卡和其他嵌入式應用。但加工難度限制了其廣泛采用。最近有人提出了基于HfO2的鐵電FET，其鐵電作用于改變FET的Vt，從而形成類似閃存的1T電池。如果發展成熟，這種新的記憶可能會成為一種低功耗、非常快的類似閃存的記憶。

（2） MRAM

MRAM（Magnetic RAM）設備采用磁性隧道結（MTJ）作為存儲元件。MTJ電池由兩種鐵磁材料組成，兩種鐵磁材料之間有一層薄絕緣層，充當隧道屏障。當一層magnetic moment與另一層magnetic moment對齊（或與另一層magnetic moment方向相反）時，電流通過MTJ的有效電阻就會改變。可以通過讀取隧穿電流的大小來指示存儲的是1還是0。

場開關MRAM可能是最接近理想的“通用存儲器”，因為它是非易失性和快速的，并且可以無限循環。因此，它可以作為NVM以及SRAM和DRAM使用。然而，在集成電路中產生磁場既困難又低效。但現場切換MTJ MRAM已經成功制成產品。然而，開關所需的磁場隨著存儲元件的擴展而增加，而電遷移限制了可用來產生更高H場的電流密度。

因此，預計場開關MTJ MRAM不太可能擴展到超過65nm節點以下。最近的STT有可能找到新的機會。

隨著NAND閃存技術的快速發展，以及3D NAND技術的引入有望繼續實現等量擴展，STT-MRAM取代NAND的希望似乎遙不可及。然而，它類似sram的性能和比傳統6T-SRAM小得多的內存占用已經引起了人們對sram應用的極大興趣，尤其是在不需要高循環耐力的移動設備上，比如在計算方面。因此，STT-MRAM現在主要被認為不是一個獨立的內存，而是一個嵌入式內存，并且不在獨立的NVM表中進行跟蹤。

STT-MRAM不僅是嵌入式SRAM的替代方案，也是嵌入式Flash （NOR）的替代方案。這對于物聯網應用來說可能特別有趣，因為低功耗是最重要的。另一方面，對于其他使用更高內存密度的嵌入式系統應用來說，NOR Flash預計將繼續占據主導地位，因為它仍然具有更大的成本效益。此外，閃存也建立了能夠忍受PCB板焊接過程（~ 250°C）不失其加載代碼，許多新興的記憶尚未能夠證明可行。

此外還有PCRAM、 Crosspoint存儲器和ReRAM值得關注，但限于篇幅，我們不一一介紹。

編輯：jq