Q： 使用 zynq 器件， select io 解碼串行數(shù)據(jù)， data 和 clock 直接進(jìn)入， 未進(jìn)行其他處理， 綜合有關(guān)于 data 保存時間的時序錯誤， 請問什么問題？ 實測接收功能基本正確

器件時序， 約束采用的是其中的 tframe = 1.3 - 1.9ns

約束：

set_input_delay -clock ［get_clocks rxDco_p］ -clock_fall -min -add_delay -1.300 ［get_ports rxData_n］

set_input_delay -clock ［get_clocks rxDco_p］ -clock_fall -max -add_delay -1.900 ［get_ports rxData_n］

set_input_delay -clock ［get_clocks rxDco_p］ -min -add_delay -1.300 ［get_ports rxData_n］

set_input_delay -clock ［get_clocks rxDco_p］ -max -add_delay -1.900 ［get_ports rxData_n］

set_input_delay -clock ［get_clocks rxDco_p］ -clock_fall -min -add_delay -1.300 ［get_ports rxData_p］

set_input_delay -clock ［get_clocks rxDco_p］ -clock_fall -max -add_delay -1.900 ［get_ports rxData_p］

set_input_delay -clock ［get_clocks rxDco_p］ -min -add_delay -1.300 ［get_ports rxData_p］

set_input_delay -clock ［get_clocks rxDco_p］ -max -add_delay -1.900 ［get_ports rxData_p］

A： 應(yīng)該是 set_input_delay 約束寫錯了

參考 vivado language template 的話，這個 data 接口符合 source synchronous--》 center aligned --》 DDR 的模板

其中參數(shù)

dv_bre = dv_bfe = 1.3ns

dv_are = dv_afe = （1/2 period - 1.9）ns

所以約束里的

-max 值是（1/2 period - 1.3）

-min 值是（1/2 period - 1.9）

Language template在 vivado 圖形界面 tools 菜單里。

關(guān)于 template 的介紹，可以先學(xué)習(xí) inputdelay/output delay 的理論基礎(chǔ)，結(jié)合實踐琢磨一下，這套 template 使用的方法還是有點巧妙的

經(jīng)驗是通過時序圖對比，找到最匹配的 template，確定里面對應(yīng)參數(shù)的值，套用 template里面的約束模板就可以。

可以找出這個 source synchronous --》 centeraligned --》 DDR 模板，看里面的時序圖跟用戶手冊里的時序圖對比下

時序圖里沒有畫出 data 有效數(shù)據(jù)跟無效數(shù)據(jù)（就是陰影部分）的范圍，但 tFRAME 的值之所以是 1.3~1.9，就是因為 data 有有效數(shù)據(jù)跟無效數(shù)據(jù)范圍的原因，把時序圖的有效數(shù)據(jù)和無效數(shù)據(jù)范圍畫出來，就容易跟 template 里的時序圖進(jìn)行匹配了。

原文標(biāo)題：本周一問 | Select io 解串行數(shù)據(jù)， 時序約束不通過問題

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