西電劉艷團隊于IEEE EDL四月刊發布了基于靜電摻雜的鐵電晶體管器件，相比化學摻雜工藝，其具有非揮發、可重構、輕摻雜漏極、高源漏摻雜濃度、低源漏電阻等優良特性，對于先進集成電路工藝微縮和后摩爾新型器件提供了更多的解決路徑。

研究背景

化學摻雜技術被大規模運用于半導體器件的制造，但其技術有著包括較高的摻雜活化熱預算、低于固溶極限的摻雜濃度、雜質散射和摻雜梯度在內各種問題。相應地，靜電摻雜技術被認為是最具有替代化學摻雜技術的新路線。通過這種技術，摻雜可以被能帶和臨近電極費米能級的相對能量差所控制，通過功函數調控或外偏置可實現有效控制。

作為化學摻雜技術的替代，靜電摻雜技術因其非易失性、載流子可控的特性，基于該技術的可重構晶體管被提出，但這需要額外偏置條件來克服易揮發性。由于非易失性和可控的極化狀態，鐵電材料在非易失性存儲器方面的應用越來越廣，這為實現非易失性和可重構性提供了技術路徑。

西電劉艷教授團隊與新加坡國立大學及印度理工學院聯合課題組在這一研究方向上取得了重要進展，以“Proposal of Ferroelectric Based Electrostatic Doping for Nanoscale Devices”為題發表于IEEE Electron Device Letters，鄭思穎為第一作者，西電劉艷教授和新加坡國立大學的Jiuren Zhou為共同通訊作者。

研究內容

在本項研究中，團隊提出了基于鐵電材料的經典摻雜技術，通過插入極性門的鐵電薄膜實現了非揮發性和可重構性，可在不需要恒定偏置條件的情況下制備基于鐵電材料靜電摻雜技術的可重構納米片場效應晶體管，具有自然形成的輕摻雜漏極（LDD）*和每立方厘米超過1021的極高的源漏區摻雜濃度，可改善晶體管亞閾值擺幅*、抑制漏極感應勢壘降低（DIBL）*、獲得超低源漏區電阻。

*輕摻雜漏極：全稱Lightly doped drain，在雙擴散漏（double diffuse drain）工藝上發展而來，在MOS側墻形成之前增加一道輕摻雜的離子注入流程，側墻形成后依然進行源漏重摻雜離子注入，漏極和溝道之間會形成一定寬度的輕摻雜區域；相比DDD工藝降低了器件漏極附近峰值電場，削弱了熱載流子注入效應。

*亞閾值擺幅：Subthreshold swing，是衡量晶體管開啟與關斷狀態之間相互轉換速率的性能指標，它代表源漏電流變化十倍所需要柵電壓的變化量，又稱為S因子，S越小意味著開啟關斷速率ON/OFF越快。

漏極感應勢壘降低：Drain induction barrier lower，也稱漏極誘導勢壘降低，短溝道效應之一，當溝道長度減小、VDS增加、使得漏結與源結的耗盡層靠近時，溝道中的電力線可以從漏區穿越到源區，并導致源極端勢壘高度降低，從而源區注入到溝道的電子數量增加，結果漏極電流增加。

晶體管參數表

圖(a)鐵電納米片晶體管示意圖

圖(b)鐵電薄膜的自極化和可控極化

圖(c)可重構晶體管能帶圖

制備過程關鍵三步：

極性柵極-自對準控制柵-源漏接觸

VPG、VGS、VDS均為0時的載流子濃度分布

ID-VG曲線和ID-VD曲線

幾類摻雜技術的成果對比

前景展望

本文所介紹的研究成果實現了無恒定偏置下實現晶體管的非揮發性和可重構性，并具有各種良好的性能改進，但對于超低漏源電阻的改進，還需要進一步的研究。總而言之，該技術為先進納米器件和和后摩爾新型器件提供了一種新的解決路徑，在forksheet*等高集成度的先進工藝中非揮發性和可控摻雜是必要的。

*forksheet：通過在nanosheet結構中加入電介質“墻”隔離同型溝道實現晶體管單元面積縮小的一種晶體管結構。

原文標題：科研前線 | 西電靜電摻雜新成果推動新型器件研發

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責任編輯:haq