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原子層沉積在半導體先進制程的應用

隨著集成電路工藝技術的不斷提高，晶體管的特征尺寸及刻蝕溝槽不斷減小，溝槽及其側壁的鍍膜技術面臨嚴峻的挑戰，物理氣相沉積（PVD）及化學氣相沉積（CVD）工藝已經無法滿足極小尺寸下良好的臺階覆蓋要求，而控制納米級別厚度的高質量超薄膜層制備也成為技術難點。

原子層沉積（ALD）是一種可以將物質以單原子膜的形式，一層一層鍍在基底表面的先進沉積技術。一個ALD循環包括兩個先后進行的半反應（圖1）。在一定的真空環境下，前驅體和共反應物交替地通入反應腔體，飽和吸附并在襯底表面發生化學反應形成單原子層。每個半反應間通入惰性氣體進行清洗，確保完全除去過量的反應物和生成的小分子副產物。理論上，經過一個循環工藝，基底表面便鍍上了一層單原子膜。通過增加循環次數，原子層將依次沉積在表面上，形成薄膜。

由于前驅體和共反應物的化學吸附（化學反應）自限制性，運用ALD技術可以大面積沉積均勻無孔的超薄膜，在亞納米尺度上精確控制膜厚，并且在高深寬比、形狀復雜的結構中具有優異的保形性。ALD沉積薄膜的溫度窗口很寬，反應對生長溫度并不敏感，因此它可以適應不同溫度環境下的薄膜制備。鑒于ALD的工藝特點和沉積薄膜的諸多優勢及特征，近年來獲得了研究人員和企業各界的廣泛關注，尤其是在半導體產業發揮越來越重要的作用。

圖1 單個原子層沉積工藝的循環過程［1］

目前，對于金屬、金屬氧化物、氮化物、碳化物、硫化物、氟化物的原子層沉積研究卓有成效。ALD在半導體先進制程中主要的應用包括金屬柵、柵介質層和互連線擴散阻擋層加工工藝三個方面。

金屬柵：

在新一代制程中，原有的半導體多晶硅柵極將被金屬取代以消除層間損耗，而此處金屬沉積可選用ALD工藝完成。

P型半導體

1.1 Ru

Ru作為P型半導體柵極的ALD工藝相對成熟，主要是在NH3等離子體的還原作用下將前驅體材料包括RuCp2（Cp=環戊二烯基）、Ru（EtCp）2（Et=乙基）還有Ru（od）2（od=辛二酮）、Ru（thd）3（thd=2，2，6，6-四甲基-3，5-庚二酮）在NH3還原作用下生成金屬Ru或者是在O2的作用下將前驅體氧化為RuOx［1-2］。雖然Ru前驅體種類眾多，但是由于Ru金屬本身屬于惰性材料，所以一旦吸附在硅片背面會很難除去。然而在實際生產中，CMP過程會不可避免地誘導金屬柵極在背面的污染，對CMOS生產的前端非常不友好，所以Ru作為金屬柵極的應用受到了限制。

1.2TiN

TiN是P型半導體柵極的理想材料，不僅電阻率低、工藝兼容性好，而且還和柵極介質層HfO2有良好的熱穩定性。1988年，Hiltunen等人率先對ALD沉積TiN的工藝進行了研究，通過使用TiCl4作為前驅體NH3做共反應物，500℃下能夠在玻璃上均勻沉積多晶TiN，但是沉積速率只有0.02nm/循環［3］。此外，還有研究使用TiI4作為前驅體，和TiCl4相比其沉積溫度能夠下降至350℃，其沉積速率也有明顯改善［4］。但是如果要實際應用在CMOS的工藝，以上的沉積速率還遠遠不夠，主要原因在于共反應物NH3提供的N成分遠遠不夠Ti-N鍵的連接，所以研究者們開發了作為TEMAT（Ti［N（C2H5CH3）2］4）新型前驅體，使反應窗口能夠降低至150-220℃，沉積速率也提高為原先的10倍［5］。以上的研究為TiN作為金屬柵極提供了良好的技術基礎，迄今仍然主要使用上述提到的前驅體作為研究方向。

2. N型半導體

和P型半導體相比，用ALD沉積N型半導體更為困難，最早的研究開始于2007年，Triyoso等人用PEALD沉積了TaCy薄膜，在此基礎上開展了對TiAlC和TaAlC的研究。

TiAlC一般是以TiCl4作為作為Ti前驅體，以TMA （三甲基鋁）作為Al前驅體，一個完整的沉積過程由脈沖TiCl4--吹掃N2--脈沖TMA--吹掃N2組成，最終能夠形成粗糙度只有0.33nm的無定形膜層，通過C-V測試可知缺陷很少，唯一的缺點是和高性能nMOSFETs相比，這種方法得到的EWF shift很小。通過把Al前驅體從TMA更換為TEA（三乙基鋁），TEA提供了更多的β-H能夠有效清除H2，提高Al的生成效率，因而被廣泛使用［6］。

TaAlC一般是用TaCl5作為作為Ti前驅體，TMA、TEA作為Al前驅體，從表一可看出，兩種材料的沉積工藝和性能都非常相似［7-8］。

表一：TiAlC和TaAlC層的工藝對比

參考文獻：

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柵介質層：

在集成電路產業史上，為了追逐摩爾定律，MOSFET（圖2）的特征尺寸不斷縮小，工作電壓也不斷降低。為了抑制短溝道效應，減小柵介質層對提高柵電容以提高柵對溝道的控制能力，調節閾值電壓起著至關重要的作用［2］。在傳統MOS器件中，通過簡單的氧化工藝可以在Si襯底上得到一層所需厚度的SiO2層作為柵介質層。當集成電路器件特征尺寸進入180nm時，柵氧化層的厚度小于3nm。由于P型摻雜多晶硅柵的硼穿透效應日益嚴重（硼在SiO2介質中屬于快擴散物質），半導體業界在氧化工藝中加入NO、N2O和NH3等含氮氣體以形成更致密的SiON介質層改善純SiO2的不足。

隨著技術節點的跟進，當制程工藝特征線寬要求小于45nm，相應的SiO2層厚度將縮小至1nm以下，此時量子隧穿效應的影響將急劇增加——以NMOS為例，襯底的電子以量子形態大概率地穿過柵介質層進入柵，導致柵漏電十分嚴重。通過改善氧化工藝提高介質層氮含量以及減小SiO2厚度的方法繼續縮小MOS器件難以為繼，開發新工藝制備新材料以代替SiO2和SiON十分重要。

在集成電路的發展歷程中，選用比SiO2介電常數（3.9）更高的高k材料成為解決這一技術瓶頸的關鍵一招。高k材料的選擇除了具有高的介電常數外，還需滿足寬禁帶、與襯底材料間足夠的能帶偏移量和低的界面態。

絕大多數高k材料的加工工藝都依賴于原子層沉積技術。此前，基于ALD沉積的一些重要研究包括TiO2、HfO2、Al2O3、ZrO2、Ta2O5，稀土元素氧化物和一些硅酸鹽混合的納米層狀結構材料［3］。Si3N4、Al2O3介電常數仍較低。TiO2雖然介電常數很高（80），但禁帶寬度小且與襯底明顯的界面缺陷限制了其作為柵介質的應用［4］。HfO2的介電常數為25，具有適合的禁帶寬度（5.8eV），綜合各方面性能要求，高k材料HfO2作為柵介質層得到了業內廣泛的認可和應用。

英特爾公司在90nm技術節點上，柵氧化層采用了1.2nm的SiO2（圖3）；而在32nm技術代，采用原子層沉積技術引入了HfO2（圖4）作為柵介質材料解決了柵漏電和硼穿透的問題。3nm的HfO2層的等效氧化層厚度為0.8nm，也就是說3nmHfO2與0.8nmSiO2對于柵電容的貢獻、調節閾值電壓的效果相同，而實際物理厚度的增加大大減弱了量子隧穿效應的影響。

圖2 MOSFET結構示意圖

圖3 英特爾 90nm 技術節點采用1.2nm SiO2柵介質層（來源于網絡）

圖4 英特爾32nm 技術節點采用3.0nmHfO2柵介質層（來源于網絡）

利用高k材料代替常規的SiO2（或SiON）作為柵介質層，以及采用金屬柵代替多晶硅柵的工藝稱為HKMG技術，可見原子層沉積在MOSFET的HKMG技術革新中發揮了巨大的作用。

參考文獻：

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［4］王蝶.MOS器件堆棧柵結構設計、界面及電化學性能優化［D］。合肥：安徽大學碩士學位論文，2020.

互連線擴散阻擋層：

摩爾定律導致芯片中功能密度的增加，定義了每個芯片區域中互連設備的數量。隨著IC的最小特征尺寸減小，有源器件密度增加。由于芯片表面上互連線所占據的面積比容納有源器件所需的面積擴展得更快，因此器件集成變得更加苛刻。最終，最小的芯片面積受限于互連技術。這一問題是通過多層互連系統解決的，其中互連線所需的區域在兩個或更多層之間共享（圖5）。

微處理器單元（MPU）中有源器件的功能密度非常高，金屬級的數量有望達到1216。此外，隨著柵極數量增多，柵極之間需要更多的連接，互連線的平均長度將增加。如果不包括全局電線，則MPU中互連的總長度預計將超過2 km / cm2。在1990年代后期，很明顯地發現，互連長度的增加導致互連的電阻乘以電容（RC）時間延遲的增加，并且在四分之一微米的設備節點中，傳播延遲超過了固有延遲。

除RC延遲外，由于鋁對電遷移的敏感性強，隨著電流密度的增加，傳統的鋁金屬化也面臨著巨大的挑戰。因此，銅因其較高的電遷移電阻和低電阻率逐漸取代鋁工藝稱為互聯技術的主流技術［1］。

互連工藝中需要使用一層阻擋層金屬，它可以增強鋁銅合金互連線附著在硅化物上的力，減小互連線與接觸孔之間的接觸電阻和應力，氮化鈦還可以防止硅與鋁之間相互擴散，避免鋁穿刺。鋁工藝中的阻擋層金屬是鈦（Ti）和氮化鈦（TiN）。高溫時Cu在Si中擴散系數較高，銅原子一旦進入硅器件，便會成為深能級受主雜質產生復合中心，使載流子壽命降低，從而導致器件失效。因此在銅互連結構中阻擋層金屬更為必須［2］。銅的阻擋層金屬是鉭（Ta）和氮化鉭（TaN）。

隨著工藝技術的不斷發展，線寬的減小使得銅線的阻抗上升，電路的RC特性降低，RC延時增加。解決這一問題的最簡單辦法就是降低擴散阻擋層的厚度。阻擋層金屬的厚度不斷變薄，鉭和氮化鉭作為阻擋層金屬的阻擋性能比鈦和氮化鈦好，所以在銅工藝中利用氮化鉭代替氮化鈦。利用PVD技術沉積的氮化鉭是工業上應用最多的技術，它能較好地控制N/Ta比。

但是由于PVD沉積流量的方向性和對多數金屬的高粘結系數，導致制備薄膜不連續，臺階覆蓋率低。CVD存在鍍制薄膜較厚，成分不純等內在缺陷。通過ALD過程，在器件尺寸小于100nm和較低的溫度下，能夠得到階梯覆蓋率高，原子層厚度較薄且可精確控制的銅擴散阻擋層［3］。

目前ALD TaN技術用于銅互連阻擋層被廣泛的研究。早在2002年，Kim等人［4］利用plasma-enhancedALD的方法用TaCl5，氫氣和氮氣等離子體在硅基底上沉積TaN薄膜。隨后Kim等人［5］使用Ta金屬有機物前驅體和氫等離子體技術生成了堅固且超薄的TaNx銅擴散阻擋層，定量研究了擴散阻隔性能，并且提出該層優異的阻擋性能歸因于膜的納米晶體微觀結構。

Furuya等人［6］用Ta（N（CH3）2）5和He/H2等離子體沉積了富Ta的TaN粘合層，克服了由于ALD阻擋層金屬與Cu之間低粘附性導致的通孔產量低的問題。Dey等人［7］研究發現，在10nm節點以下的工藝技術中，當其他的金屬如釕取代銅作為互聯金屬，ALDTaN仍能表現出優異的阻擋層性能。但是由于ALD存在生長速度較慢等問題，目前半導體產業中銅互連阻擋層仍然采用PVD的方法。但是由于ALD技術擁有PVD和CVD所無法比擬的優勢，在科技工作者的共同努力下，ALD擴散阻擋層最終會被大規模應用。

圖5 MPU器件分級放大橫截面圖［1］

圖6 淺綠色部分（barrierlayer）為阻擋層

圖7（a）為Ta阻擋層的能量色散X射線光譜儀（EDX）圖像，（b）為Cu的EDX圖像［8］

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