作者：謝博文，黃嵩人，陳弈星，孟雄飛

0 引言

隨著微顯示概念的不斷發展，微顯示技術的逐漸成熟，未來市場對微顯示系統的尺寸與顯示效果有著更高的要求，在顯示系統中，顯示效果直接決定于顯示屏上的像素個數也就是顯示分辨率，而為了提升顯示分辨率，最為直接的方法就是增加顯示屏的像素個數，但這樣做會大幅增加顯示屏與驅動芯片的尺寸與成本，不適用于微顯示領域的應用場景。

因此本文設計了一個小尺寸高分辨率的微顯示系統，通過將源圖拆分后對子圖像進行動態子像素融合，在只對部分數據臨時儲存的情況下對高分辨率的圖像數據進行實時處理，并顯示在低分辨率的顯示屏上，使顯示分辨率提升為原來的四倍，且不增加顯示屏的尺寸，無需儲存圖像數據節省了70% 的FPGA 存儲資源，等效至顯示系統中則減小了驅動芯片接近80% 的面積，實現了顯示系統微型化的同時提高了顯示分辨率，滿足了更高要求的微顯示技術應用。

1 方法原理

一般來說，顯示屏的分辨率與顯示屏上的最小成像單元總個數一致，即分辨率與尺寸成正比。為了在不增加顯示屏尺寸的情況下提高分辨率，復用相鄰像素的信息，使一個發光二極管參與到多個相鄰像素的成像，這樣一來就能使成像點更多更密，從而不增加顯示屏尺寸也能提高顯示分辨率。但這里面包含了對圖像數據的復雜處理與存儲，大大增加了驅動部分的面積與功耗，所以本文針對這一問題進行了研究與改進，通過對進來的圖像數據進行實時處理與計算，在一幀的時間內達到同樣的顯示效果，既提升了顯示分辨率，又實現了顯示系統的微型化。

1.1 源圖像拆分方式

根據實際的需求，源圖像可有不同的拆分方式，本文選擇以奇偶行列來劃分源圖像，這種拆分方式不僅簡易且更利于顯示效果的提升。以1080P 的視頻源為例，源圖像的像素共有1 080 行1 920 列，且每個像素內包含R、G、B 三種顏色分量，以奇偶行列為標準拆分，具體拆分方式如下，將源圖像偶數行與偶數列的像素取出重新組合為子圖像1，將源圖像偶數行與奇數列的像素取出重新組合為子圖像2，將源圖像奇數行與奇數列的像素取出重新組合為子圖像3，將源圖像奇數行與偶數列的像素取出重新組合為子圖像4，即將1 920×1 080 的源圖像拆分成了四幅960×540 的子圖像，以供后續的子像素組合。

1.2 子圖像組合方式

由于人眼對亮度的敏感程度大于對色度的敏感程度，本文采用目前十分流行的RGBW 像素排列方式，對比傳統的RGB 像素排列方式，每個像素顯示單元增加了一個White 白色子像素，構成四色型像素設計，這種排列方式在提高屏幕亮度的同時降低了顯示功耗。

具體組合方式如圖所示，子圖像1 在第一個子幀時間內以圖1 所示位置進行顯示，子圖像2 在第二個子幀時間內以圖2 所示位置進行顯示，子圖像3 在第三個子幀時間內以圖3 所示位置進行顯示，子圖像4 在第四個子幀時間內以圖4 所示位置進行顯示，最終在一幀時間內完成了四幅子圖像的顯示，雖然每個子幀顯示圖像都為低分辨率圖像，但通過時間與空間的抖動疊加成功將高分辨率圖像所有的像素信息保留并顯示出來。

1.3 動態子像素融合

動態子像素融合能使每個像素點包含多個位置的像素信息，以此來參加相鄰像素的成像，根據四幅子圖像空間上的不同位置計算疊加后的每個點的子像素信息，融合后的圖像如圖5 所示，田字格橫線代表該點包含一幅子圖像在該點的子像素信息，田字格豎線代表該點融合了兩幅子圖像在該點的子像素信息，田字格橫豎網格線代表該點融合了四幅子圖像在該點的子像素信息，從而高分辨率的圖像信息得以在低分辨率的顯示屏上顯示，顯示分辨率得到提升且無需儲存大量的圖像數據。

2 MATLAB驗證

在完成對動態子像素融合方法的設計之后，使用MATLAB 對這種融合方法進行了可行性分析與驗證，驗證這種動態子像素融合的顯示效果是否有提升以及提升效果如何。

首先對高分辨率的源圖像根據奇偶行列進行拆分，同樣分為四幅子圖像，將只保留偶數行偶數列的圖像作為對比圖像1，不在空間上進行移動，直接將四幅子圖像的圖像數據進行疊加并取平均值的圖像作為對比圖像2，在空間上進行抖動疊加，進行動態子像素融合的圖像作為對比圖像3，對比結果如圖6 所示。

可以看到，對比圖像1 即只保留四分之一原圖的圖像顯示效果最差，不進行動態子像素融合而直接疊加的對比圖像2 效果同樣不佳但優于對比圖像1，而完成了動態子像素融合的對比圖像3 效果提升顯著，與源圖像只有著些微差距。

圖6 Matlab仿真對比圖

3 RTL設計

RTL 設計中使用Verilog 語言，整體實現的功能是將1080P 60 Hz 的RGB888 輸入信號，在數據預處理模塊中計算并轉換成RGBW 格式的圖像數據，在輸入模塊中實現對源圖像數據的拆分的同時對數據進行臨時儲存，而輸出模塊直接根據動態子像素融合的規律，將臨時儲存的圖像數據進行實時計算，在一幀的時間內完成整幅圖像數據的融合并送出至顯示屏上，整體的設計框圖如圖7 所示。

3.1 數據預處理模塊設計

數據預處理模塊在視頻數據作為RGB888 格式進來之后，通過輸入時鐘產生延時信號，在一定的延時時間內完成對亮度信息W 的計算，具體可通過Gray （W） = R×0.299 +G×0.587 + B×0.114計算而得，這時數據被轉化為了RGBW 的數據格式，并與數據同步信號一起輸出至數據處理模塊。

3.2 數據處理模塊設計

數據處理模塊設計圖如圖8 所示，在RGBW 格式的數據信號輸入的同時，對視頻源的圖像數據進行子圖像劃分，偶數行偶數列作為子圖像1 處理，偶數行奇數列作為子圖像2 處理，奇數行偶數列作為子圖像3 處理，奇數行奇數列作為子圖像4 處理，由于動態子像素融合實時處理的特性，需要用8 個緩存模塊來暫存四行的數據，以此來保證每個像素點都能包含多個相鄰像素點的信息，同時將行列與讀寫的控制信號送入數據緩存模塊與子像素融合模塊。

3.3 數據緩存模塊設計

數據緩存模塊共有8 個緩存模塊，設計框圖如圖9 所示，該模塊可同時進行讀寫，讀寫時鐘都為148.5 MHz，輸入的數據以RGBW 格式進行緩存，數據每輸入四行完成對緩存模塊的一次刷新，在數據處理模塊至少寫入一行圖像數據之后開始讓子像素融合模塊讀取數據，同時將數據的控制信號送入子像素融合模塊用于進一步計算（ 如圖9）。

3.4 子像素融合模塊設計

子像素融合模塊設計圖如圖10 所示，在數據緩存模塊至少存入一行時開始讀取圖像數據，同時根據送入的控制信號對數據進行相應的計算，確定融合方式之后每個子像素點得以根據行列的控制信號進行計算，從而完成子像素的融合，再將得到的數據與控制信號送入數據輸出模塊。

3.5 數據輸出模塊設計

數據輸出模塊的輸入時鐘為148.5 MHz，由于輸入的視頻源數據為1080P/60 Hz，而輸出的數據格式為RGBW，總的數據量為原來的1/3，這里選擇同樣以60 Hz 的幀率進行輸出顯示，那么輸出時鐘為49.5 MHz即可滿足要求。

4 FPGA實現

4.1 顯示系統

在完成MATLAB 方法驗證以及RTL 設計之后，在Xilinx Artix-7 系列型號為AX7013 的FPGA 開發板上實現了這種動態子像素融合方法，該顯示系統的設計圖如圖11 所示。Sil9013 芯片將HDMI 標準的視頻源數據格式轉換成RGB888 格式的圖像數據，FPGA 芯片實現RTL 設計的功能，完成數據同步與動態子像素融合，最終輸出960×540 分辨率的RGBW 格式數據至LCoS 微顯示屏，在實現顯示系統微型化的同時提升了顯示分辨率，使960×540 分辨率的微顯示屏能顯示出1 920×1 080 分辨率的圖像顯示效果，圖12 為上述顯示系統的實物圖。

圖12 微顯示系統實物圖

4.2 使用資源對比

過去提升同等倍數分辨率的顯示系統，消耗了過多的FPGA 存儲資源，具體如圖13 所示，可見BRAM資源占用率達到77%。而本文采用動態子像素融合的設計只需將一幀視頻圖像的兩行數據暫存下來，對數據進行實時地計算處理，并完成高分辨率的顯示，具體如圖14 所示，BRAM 資源占用率僅有3%，節省了74% 的存儲資源，等效至顯示系統中的驅動芯片可減小80%以上的芯片面積。

圖13 使用動態子像素融合前的FPGA使用資源

圖14 使用動態子像素融合后的FPGA使用資源

4.3 顯示效果驗證

為了驗證實際的顯示效果在動態子像素融合之后是否得到了提升，以及實際提升的效果如何，在已完成的RTL 設計中加入了寄存器配置模塊，使點屏之后能通過I2C 接口進行配置選擇不同圖像數據輸出，在實際點屏時切換幾種經過不同處理的圖像來進行對比顯示。

實際點屏的對比圖如圖15 所示，左圖是未進行動態子像素融合而直接將四幅子圖像疊加后的圖像，右圖進行動態子像素融合后的圖像，通過高倍放大后的對比可以看出，經過子像素動態融合后的圖像顯示效果遠好于未經處理的對比圖像顯示效果。

圖15 實際點屏對比圖

5 結語

本文針對顯示系統的微型化與高分辨率顯示的需求設計并實現了一種小尺寸高分辨率微顯示系統，相較過去提升同等分辨率的顯示系統，節省了FPGA 中74%的存儲資源，等效至顯示系統中可減小驅動芯片80%以上的芯片面積，實時地對視頻圖像數據進行處理計算并顯示，通過這種子像素動態融合兼顧了顯示系統的微型化與高分辨率。在通過MATLAB 與FPGA 的共同對比驗證后，證實了這種顯示系統的可行性與有效性，節省資源降低功耗的同時提升了接近四倍的顯示分辨率，在微顯示領域具有很高的應用價值。
責任編輯:tzh