總線在計算機系統中是CPU、內存、輸入、輸出設備傳遞信息的公用通道；主機的各個部件通過總線相連接，外部設備通過相應的接口電路與總線相連接。

今天要介紹的主角，就是第五代總線技術PCIe 5.0，而隨著帶寬速率的提高，對互聯芯片的性能驗證要求也愈來愈高，本文會做相應的介紹。

PCIe的前世今生

計算機總線技術經歷了幾代發(fā)展，上世紀70年代主流是ISA，90年代主流是PCI，2000年以后至今主流是PCIe（Peripheral Component Interconnect Express），同時其他板級互聯如NVLink，Gen-Z，CCIX等也在不斷發(fā)展。

PCI Express標準由PCI-SIG 組織制定，是一種點到點的串行差分結構，PCI-SIG協會由9家董事會成員及超過830家會員單位組成，共同定義PCIe標準及一致性/互操作性測試。隨著5G技術商用和眾多應用場景落地，數據吞吐容量需求大大增加，運算帶寬壓力也越來越大，人工智能對算力的需求也催生著異構計算總線的進一步加速，大數據的存儲需求從傳統介質到NVMe技術演進和應用，這些技術需求和演進推動著作為高性能計算架構中的核心總線PCIe總線規(guī)范加速發(fā)展。

PCIe 5.0技術特點

PCIe 5.0 基礎規(guī)范v1.0正式版已在2019年發(fā)布，今年5.0 CEM規(guī)范v1.0版本剛剛定稿，目前5.0 PHY測試規(guī)范已更新到0.7版本。另外PCIe 6.0規(guī)范也在有條不紊指定當中，基礎規(guī)范已到v0.7版，預計今年年內將發(fā)布v1.0版本。

從技術上看，PCIe 5.0帶來了很多好處，同時也伴隨著更多的挑戰(zhàn)，總結如下：

1

PCIe 5.0相較4.0速率及帶寬翻倍，能夠滿足更高帶寬的應用場合；

2

PCIe 5.0對信號完整性的要求苛刻，PCIe 5.0芯片、系統及板卡的設計及測試難度倍增；

3

PCIe 5.0端到端鏈路損耗-36dB @ 16GHz，需使用低損耗板材及根據鏈路設計需求考慮加入Re-timer芯片；

4

PCIe 5.0對參考時鐘要求更高，規(guī)范增加了對系統主板參考時鐘抖動測試要求。

從商用的角度，當前PCIe 4.0的產品已經大量商用，在2021年也有支持32 GT/s的PCIe 5.0 CPU平臺和相關芯片發(fā)布，業(yè)內主要的服務器系統廠商已經投入前期研發(fā)和調試階段，2021年可以稱之為PCIe 5.0商用元年，如何快速有效的對支持PCIe 5.0的各類接口芯片及板卡進行測試驗證，以期將產品快速推向市場，搶占先機，成為各廠商面臨的重要挑戰(zhàn)。

PCIe5.0高效測試方案

前文提到，PCI-SIG協會一共有9家董事會成員，是德科技是其中唯一的測試測量方案提供商，致力于高速總線技術規(guī)范及測試方案的開發(fā)和推廣，推動產業(yè)鏈在PCIe 3/4/5各領域包括IP、芯片和系統的驗證和實施。是德科技也是唯一能提供從軟件仿真、發(fā)射端測試、接收端測試、互連測試的完整解決方案的解決方案供應商，同時支持PCIe 5.0的示波器及誤碼儀方案都已在硬件上支持下一代采用PAM-4技術的PCIe 6.0預研測試。

PCIe 的測試驗證，涉及內容較多，限于篇幅，本文僅介紹部分內容，更多內容如PLL，各項測試組網詳細配置等，文末的注冊鏈接中提供了下載資料。

?通道組網損耗測試

PCIe 5.0包括CPU和AIC 芯片封裝在內的端到端總鏈路損耗為- 36dB @ 16GHz，兩個連接器如通過Riser卡轉接的方式需要考慮總體損耗裕量，通常要在鏈路中加入Re-timer芯片，AIC卡的總損耗不能超過-9.5 dB @16GHz。PCIe 5.0金手指插槽采用SMT的插座，損耗不能超過 -1.5 dB@16GHz。另外主板RC/CPU封裝典型損耗-8.5dB，AIC EP芯片封裝損耗-4. 2dB。如下圖所示：

為了反映實際鏈路端到端損耗特性，PCIS-SIG協會延續(xù)了PCIe 4.0的做法，除了CBB/CLB之外，還有可調ISI板，采用更高性能的MMPX連接器，和SMT的金手指連接器，測試規(guī)范要求使用頻率范圍至少20GHz的網絡分析儀，測量在PCIe 5.0 32GT/s的奈奎斯特頻率點16GHz頻率下的端到端損耗，包括電纜、夾具PCB、接頭、CEM插槽等損耗。如果考慮Base和CEM中規(guī)定的串擾和回波損耗測試，需要使用32GHz以上的網絡分析儀。

采用網絡分析儀作為主設備實現完整的通道組網損耗測試。高性能PNA/PNA-X系列，高性價比ENA(E5080B)系列，可分別用在芯片級和板級測試項目中，一個典型組網測試實物圖如下：

?Tx測試組網

Tx測試是基于上述的系統鏈路分配的組網環(huán)境下完成的，通過上述網絡分析儀測量選擇目標損耗的走線對，構成總的端到端損耗。PCIe 5.0的32 GT/s不需要使用Dual Port 測試方法，測試Tx時只需要將Data Lane的差分信號接到示波器進行波形分析。針對芯片測試，遵循Base Spec，需要50GHz帶寬（UXR0504A或DSAZ504A）；主板或AIC卡要求33GHz帶寬，128GSa/s采樣率，推薦選用33G帶寬示波器（UXR0334A）配合D9050PCIC一致性軟件，如下圖：

和AIC的測試組網

由于PCIe 5.0 要求36dB端到端損耗條件下的信號參數，對示波器的底噪、ADC精度都提出更高的要求，基于新一代InP HB2C制程模擬前端，10bit ADC架構的UXR系列示波器能夠更好的滿足測試需求。另外，需要注意Tx測試其中一項是Tx Link EQ測試，這個測試需要使用示波器配合誤碼儀進行被測件的鏈路協商響應測試，示波器需要4個通道直接連接，詳見文末資料下載。

?Rx測試組網

PCIe5.0校準分為兩個測試點TP3及TP2，如下圖所示，其中32GT/s的Rx校準要求50GHz帶寬示波器（UXR0504A或DSAZ504A）：

TP3點，定義為誤碼儀（M8040A）輸出電纜末端，校準時連接到示波器，分別校準信號幅度800mV/720mV（示波器輸入電壓范圍需滿足該幅度量程），TxEQ，Rj，Sj。

TP2點，定義為從TP3繼續(xù)延伸經過可變ISI板及CBB和CLB后，示波器內嵌入芯片封裝S參數，以及經過參考CDR和均衡器后的TP2P壓力眼圖校準，TP2P校準的目標值分別為EH 15+/-1.5mV, EW 9.375+/-0.5ps。

從PCIe 4.0測試規(guī)范開始，PCIeRx Jitter Tolerance測試變更為Rx Link EQ測試，即誤碼儀（M8040A）通過PCIe鏈路協商訓練被測件到環(huán)回模式，測試環(huán)回誤碼率等。芯片和系統主板Rx LEQ測試組網圖及基于M8040A誤碼儀的AIC Rx Link EQ實物圖，詳見文末資料下載。

?參考時鐘抖動測試

PCIe 5.0 取消了系統主板 Dual Port 測試模式，但專門定義了參考時鐘的測試內容。在系統級的PCIe 5.0 PHY Test Spec v0.5 版本已經列入了參考時鐘抖動的測試內容，將 CLB邊緣 SMP 接口的時鐘信號直接通過同軸電纜接入示波器，示波器帶寬至少 5 GHz。

PCI-SIG在6月份剛剛發(fā)布了Clock Jitter Tool 5.0用于PCIe 5.0系統參考時鐘測試，是德科技示波器內的D9050PCIC 一致性測試工具也包含了 PCIe 參考時鐘抖動分析工具，相噪分析選件 D9020JITA使用了相噪分析儀E5052B 的經典互相關算法，基于UXR系列示波器可以進行精確的參考時鐘相噪測量。

?小結

作為PCI-SIG的董事會成員中唯一的測試測量方案提供商，是德科技針對PCIe 5.0/6.0擁有完整的測試解決方案，是唯一一家完整提供從建模、仿真、互連參數表征、Tx、PLL和Rx測試解決方案的公司。

而PCIe 6.0標準將采用PAM-4調制技術，PAM-4信號天然的信噪比要比NRZ信號惡化9.6dB，對噪聲更加敏感，基于10bit ADC及擁有業(yè)內最低底噪的UXR示波器能更好的應對這種挑戰(zhàn)；M8040A誤碼儀硬件支持NRZ和PAM-4，支持PCIe 5.0的鏈路協商，CDR模塊N1076B硬件也支持32GBd或64GBd的NRZ, PAM-4，這些都為未來的技術演進提供了硬件支持，無需更換硬件或多種硬件模塊冗余。

原文標題：IC手記 ? PCIe 5.0與高速互聯芯片

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責任編輯：haq