Q1

HTOL選pattern如何選？是選一組pattern還是多組pattern組合測試？是從coverage角度考慮還是工作頻率角度考慮？如果選一組pattern，比如從coverage角度考慮選了scan，就會遺漏mem和IO。選mbist pattern還需確認待測芯片是否repair修復過，避免efuse問題？

A

選多組pattern組合，從coverage角度考慮。

Q2

PCT實驗腔體里的樣品會不會相互影響？比如鎳鐵結構的先進封裝和普通傳統封裝，是磁性導致相互影響的嗎？

A

會相互影響，考慮到沒那么多設備安排，同一類型，同一封裝，封裝材料一樣，可以放在同一個箱體內實驗。但是，如果放多種芯片，可能加重腐蝕，污染。

Q3

怎么優化SMA與PCB接觸點阻抗？

A

一般只要SMA的質量可靠，可認為在其可保障的頻率范圍內，阻抗為50歐姆，在PCB一側的阻抗優化中，需要以SMA頭的地為參考，對信號Pin做阻抗優化，在迭代以后，保障阻抗為50歐姆即可。

Q4

有塊電路板失效了，目前通過確認分析出來是BGA接觸不良（如果壓緊BGA，就能正常工作，所以推測可能是下面的球虛接觸），有沒有什么設備、檢測方法能看到球的狀態？3D-XRAY能看清楚嗎？這個BGA芯片是焊接在PCB上的，PCB的尺寸大概是125X110X15mm左右，3D-XRAY能嗎？

A

xray能夠檢查氣泡，氣泡也是影響焊接質量的問題，一般可以接受30%。這些都是xray可以判斷的。

xray能夠監控焊接質量。3D xray可以更加看清三維成像。但是虛焊是最難查的，不完全是直觀影像可以看出的。xray可以觀察到薄弱焊接。對于定位，和大致判斷有個堅實參考。

SMT后器件焊接不良，建議先做個SAT看看die表面和stitch的位置上有沒有delamination。如果是flip chip的die，就要關注bump接合點有沒有分層。如果有多余的樣品，可以嘗試做切面分析看看。

Q5

JEDEC標準對于SOP產品背面分層有具體要求嗎？

A

比如jedec47、22里的100e/101d/102/104/a106、js001—2017等。

Q6

carrier是做啥用的？

A

carrier是做料籃用的。

Q7

誰手里有典型的彈坑失效的圖片，幫忙發一個？

A

失效位置見下圖紅圈標出的部分。

Q8

彈坑分析，是不是去掉top metal 即可？還需要去掉 top metal-1嗎？

A

去掉 pad上的Al層。

Q9

彈坑失效一般什么原因呢？

A

原因如下：wafer后端工藝問題，芯片結構問題（pad 結構），cp測試（針壓，針卡），打線參數不優等。

Q10

圖一是AEC Q100的，圖二是JESD47的內容。想問一下HTOL的溫度必須加125度么，還是按AEC的table 分幾個grade 按需求加溫度呢？那如果不是車規的產品，可以不加 125度么？

A

車規是按照等級來確定溫度的，詳細的溫度等級見下表。根據Q100-H，HTOL 是不同grade ，加不同的Ta。再參考JESD22-A108，里面還提到可以根據DUT的實際耐溫情況，改變Ta。

Q11

芯片使用OTP，需要專門對OTP進行測試嗎？CP1-bake-CP2-erase 。一般有flow嗎？efuse測試不用這么復雜吧？

A

需要，防止寫出錯。其實otp特別危險，這個地方出錯的概率很高，因為這個寫入的動作是由ATE程序完成的，otp的內容一般卻是來自系統或者設計團隊，任何信息的錯位都會導致最終寫錯。

Efuse 是OTP，EPROM/EEPROM/flash 是NVM， 個人的理解它們是完全不一樣的。EFUSE 不需要考慮EDR， NVM 需要考慮EDR. 標準里面也寫了efuse 不適用EDR的。

一般NVM的供應商應該會給測試或者可靠性驗證的建議。我們之前的做法是在工程片做一些可靠性驗證，比如高溫、擦除。實驗通過才進入小批量試產。

一般NVM測試flow 都是需要3道CP： Erase--》CP1--》BAKE--》CP2--》Erase--》CP3，其中CP1：Read array FF--Program 正棋盤格--讀正棋盤格驗證---program 反棋盤格---讀array 00驗證；CP2：read array 00 檢查bake 后的數據；CP3：一般測試其他IP之后燒入客戶應用code 進行讀出驗證。

Q12

濕敏可靠性等級都是做哪些項目？

A

可以參考J-STD-020標準。

Q13

塑封材料之間摩擦是否會產生靜電，是否存在潛在隱患 ？

A

應該先考慮摩擦從哪里來的，有沒有靜電消散措施。

編輯：jq