Cadence 和 TSMC 聯(lián)手進(jìn)行 N3 和 N4 工藝技術(shù)合作， 加速賦能移動、人工智能和超大規(guī)模計算創(chuàng)新

雙方共同客戶現(xiàn)可廣泛使用已經(jīng)認(rèn)證的 N3 和 N4 流程 PDK 進(jìn)行設(shè)計

完整、集成化的 RTL-to-GDS 流程，面向 N3 和 N4 工藝技術(shù)，旨在達(dá)成最佳 PPA 目標(biāo)

中國上海，2021 年 10 月 22 日—楷登電子（美國 Cadence 公司，NASDAQ：CDNS）宣布，其數(shù)字和定制/模擬流程已獲得 TSMC N3 和 N4 工藝技術(shù)認(rèn)證，支持最新的設(shè)計規(guī)則手冊（DRM）。通過持續(xù)合作，Cadence 和 TSMC 發(fā)布了 TSMC N3 和 N4工藝相應(yīng)的工藝設(shè)計套件（PDK），以加速移動、人工智能和超大規(guī)模計算應(yīng)用的創(chuàng)新。此外，兩家公司的共同客戶已經(jīng)成功流片，驗證了 Cadence 流程和 TSMC 工藝技術(shù)所帶來的優(yōu)勢。

Cadence 數(shù)字和定制/模擬先進(jìn)工藝節(jié)點解決方案支持 Cadence 智能系統(tǒng)設(shè)計（Intelligent System Design）戰(zhàn)略，旨在系統(tǒng)級芯片（SoC）上實現(xiàn)卓越設(shè)計，如需了解更多信息，請訪問：

www.cadence.com/go/advndtsmc34（復(fù)制至瀏覽器打開或點擊文末閱讀原文）。

N3 和 N4 工藝的數(shù)字流程認(rèn)證

Cadence 與 TSMC 密切合作，為 TSMC 先進(jìn)的 N3 和 N4 工藝技術(shù)優(yōu)化數(shù)字流程，以幫助客戶實現(xiàn)功耗、性能和面積（PPA）目標(biāo)并加快產(chǎn)品上市。完整、集成的 RTL 到 GDS 流程包括 CadenceInnovus Implementation System 設(shè)計實現(xiàn)系統(tǒng)、Liberate Characterization Solution、Quantus Extrction Solution 寄生提取解決方案、Quantus Field Solver、Tempus Timing Sighoff Solution 時序簽核解決方案和 ECO Option，以及 Voltus IC Power Integrity Solution。此外，Cadence Genus Synthesis Solution 綜合解決方案和預(yù)測性的 iSpatial 技術(shù)也可用于 N3 和 N4 工藝技術(shù)。

該數(shù)字全流程使客戶能夠成功地基于 TSMC 的 N3 和 N4 工藝進(jìn)行設(shè)計，其中包括：

高效處理大型設(shè)計庫

在多種單元高度、閾值電壓和驅(qū)動強度中，Cadence 流程有效地處理這些大型庫，確保日益復(fù)雜的設(shè)計能夠?qū)崿F(xiàn)最佳運行時間。

時序分析準(zhǔn)確度

N3 技術(shù)需要在庫單元表征和靜態(tài)時序分析（STA）期間有額外的準(zhǔn)確性。Cadence 流程經(jīng)過了加強改進(jìn)，可以解決所有 N3 時序表征和簽核的要求。

準(zhǔn)確的電源簽核

增加了對 N3 工藝要求的精確漏電計算和新 N3 單元的靜態(tài)功耗計算的支持。N3 功耗計算的準(zhǔn)確度包括不同的功耗成份，例如開關(guān)功耗、內(nèi)部功耗和泄漏功耗，已經(jīng)在多個工作工藝環(huán)境、溫度和電壓下得到驗證。Cadence 流程符合所有 N3 電源簽核的要求。

N3 和 N4 工藝的定制化/模擬工具套件認(rèn)證

Cadence 持續(xù)與 TSMC 工程師的長期合作，提供全面的定制 IC、模擬、EM-IR 和混合信號設(shè)計解決方案，以解決在 TSMC N3 和 N4 工藝中，設(shè)計定制和模擬 IP 時遇到的挑戰(zhàn)和復(fù)雜問題。通過這次合作，Cadence Virtuoso Design Platform、Spectre Simulation Platform 和 Voltus-Fi Custom Power Integrity Solution 已經(jīng)達(dá)到了最新的 TSMC N3 和 N4 工藝的 PDK 要求。

N3 和 N4 工藝技術(shù)的定制 IC 設(shè)計流程包括以下設(shè)計解決方案：

Spectre Simulation Platform

提供全面的時域和頻域分析能力，包括交流、直流和瞬態(tài)仿真，重點是利用 Voltus-Fi Custom Power Integrity Solution 管理大型器件和互連寄生網(wǎng)絡(luò)、諧波平衡、噪聲分析和 EM-IR。

Virtuoso Schematic Editor

提供設(shè)計捕捉，并驅(qū)動 Virtuoso Layout Suite，實現(xiàn)原理圖驅(qū)動的版圖設(shè)計。

Virtuoso ADE Suite

與 Spectre X Simulator 集成，有效的管理環(huán)境仿真、統(tǒng)計分析、設(shè)計中心化和電路優(yōu)化。

Virtuoso Layout Suite EXL

為高效的版圖實現(xiàn)提供了先進(jìn)的版圖環(huán)境，利用交互式的、輔助的性能，提升了獨特的基于行的實現(xiàn)方法，用于布局、布線、Filler 和 Dummy 的插入。

混合信號實現(xiàn)流程

在 Virtuoso Design Platform 和 Innovus Implementation System 之間緊密集成，通過一個共同的混合信號開放數(shù)據(jù)庫，為混合信號設(shè)計提供更強大的實現(xiàn)方法學(xué)，提高工程生產(chǎn)力。

此外，Virtuoso 和 Spectre 平臺均已獲得 TSMC N3 和 N4 工藝技術(shù)的認(rèn)證。

“通過與 Cadence 的持續(xù)合作，我們的客戶能夠利用經(jīng)認(rèn)證的流程為我們先進(jìn)的 N3 和 N4 工藝技術(shù)提高生產(chǎn)力。”TSMC 設(shè)計基礎(chǔ)管理副總裁 Suk Lee 說，“TSMC 和 Cadence 的共同努力，將幫助新一代移動、人工智能和超大規(guī)模計算應(yīng)用的客戶，輕松地實現(xiàn) PPA 目標(biāo)并快速將差異化產(chǎn)品推向市場。”

“通過與 TSMC 的緊密合作，利用 TSMC 的 N3 和 N4 工藝技術(shù)以及我們的數(shù)字工具流程和定制/模擬流程方案，我們的客戶可以獲得最先進(jìn)的技術(shù)和能力，打造極具競爭力的設(shè)計。”Cadence 公司資深副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理滕晉慶 Chin-Chi Teng 博士表示，“我們不斷汲取共同客戶的意見，以了解他們的實際設(shè)計要求，他們的反饋使我們能夠相應(yīng)地調(diào)整我們的流程，進(jìn)而幫助他們實現(xiàn)卓越的系統(tǒng)級芯片設(shè)計。”

責(zé)任編輯：haq