一旦僅用于膠合邏輯，FPGA已經發展到可以在單個器件上構建片上系統（SoC）設計的程度。門和功能的數量急劇增加，以與傳統上僅通過ASIC設備提供的功能相競爭。本文介紹了FPGA設計方法優于ASIC的一些優勢，包括早期上市，輕松過渡到結構化ASIC，以及降低NRE成本。

隨著FPGA器件在資源和性能方面的進步，最新FPGA已經開始提供可以輕松定制的“平臺”解決方案，用于系統連接，DSP和/或數據處理應用。隨著平臺解決方案變得越來越重要，領先的FPGA供應商正在提出易于使用的設計開發工具。

這些平臺構建工具通過自動化可編程芯片（SOPC）開發系統的系統定義和集成階段，加快了產品上市時間。這些工具不僅可以提高設計效率，還可以降低從第三方EDA供應商處購買這些工具的成本。使用這些工具，系統設計人員可以在一個工具內定義一個完整的系統，從硬件到軟件，并在傳統的片上系統（SOC）設計的一小部分時間內定義。

DSP設計

可編程邏輯器件中的DSP系統設計需要高級算法和硬件描述語言（HDL）開發工具。主要的FPGA供應商提供DSP構建工具，將Matlab和Simulink的算法開發，仿真和驗證功能與綜合，仿真和布局布線相結合。

這些工具可幫助設計人員在算法友好的開發環境中創建DSP設計的硬件表示，從而縮短DSP設計周期。現有的Matlab功能和Simulink模塊可以與FPGA供應商模塊和供應商知識產權（IP）功能相結合，將系統級設計和實現與DSP算法開發聯系起來。這允許系統，算法和硬件設計人員共享一個共同的開發平臺。

設計人員可以在采樣時間內創建在Simulink中建模的系統的硬件實現。DSP工具包含位和周期精確的Simulink模塊，涵蓋算術或存儲功能等基本操作。借助此類工具的可用性，設計人員能夠在手動編寫RTL所花費的時間的一小部分時間內生成和優化算法設計。

IP集成

隨著數百萬門FPGA的出現，為了提高效率，設計人員必須盡可能地利用IP。第三方IP的集成并不容易執行，因為必須驗證IP到目標技術，然后確保IP符合區域和性能規范。

但是對于FPGA，供應商自己會在驗證第三方和內部開發的IP區域和性能方面遇到麻煩。基于平臺的設計的最大優勢是它支持專有邏輯與第三方IP的集成。

任何片上系統FPGA的挑戰都是驗證包括處理器內核，第三方IP和專有邏輯在內的整個系統的功能。要執行此類驗證以及高速模擬器，驗證工程師還需要一整套驗證工具。為了支持系統驗證，FPGA設計方法支持形式驗證和靜態時序分析。

工具支持

FPGA設計流程支持使用第三方EDA工具執行設計流程任務，例如靜態時序分析，形式驗證和RTL以及門級仿真。

傳統上，FPGA設計和PCB設計由不同的設計團隊使用多個EDA工具和流程單獨完成。這可能會產生板級連接和時序收斂的挑戰，這可能會影響設計人員的性能和上市時間。新的EDA工具將PCB解決方案和FPGA供應商設計工具結合在一起，有助于在FPGA上實現FPGA的平滑集成。

過渡到結構化ASIC

當對FPGA部件的需求增加時，FPGA供應商提供了一種全面的ASIC替代方案，稱為結構化ASICs 提供從原型到大批量生產的完整解決方案，并保持其等效FPGA的強大功能和高性能架構，并消除了可編程性。結構化ASIC解決方案不僅可以提高性能，還可以顯著降低成本。

隨著FPGA領域新技術的出現，設計公司可以選擇ASIC以外的選項。隨著掩模成本接近100萬美元的價格標簽，并且NRE成本接近另一百萬美元，很難證明ASIC的單位體積較小。另一方面，FPGA提高了在芯片上構建系統的能力，該芯片具有超過百萬的ASIC等效門和幾兆位的片上RAM。對于大批量生產，結構化ASIC解決方案將ASIC的成本優勢與FPGA的低風險解決方案相結合。

審核編輯 ：李倩