引言

近年，隨著半導體工藝技術的持續發展，大量手機、物聯網、人工智能、高性能計算等領域所應用的專業芯片陸續采用FinFET先進工藝來實現，以滿足高性能設計需求。面對先進工藝技術、高復雜度產品設計等方面的挑戰，如何保證產品達成靜電防護能力的需求指標？本文將分享芯耀輝靜電防護團隊的經驗及應對策略。

先進工藝帶來的挑戰

芯片級別的靜電防護，我們通常是指HBM（人體放電模式），MM（機器放電模式）和CDM（充電放電模式），其中MM在JESD22-A115標準中不再推薦測試。對于HBM/CDM傳統的設計方式是為被防護的內部電路（例如Gate Oxide）添加靜電防護電路（例如GGNMOS ESD device），這些位于IO pad或者內部電路的防護器件通常具備相比Gate oxide Breakdown Voltage（Vbox）較低的開啟電壓（Vt1），并留有一定的電壓安全余量，以保證內部電路的安全，如下圖1所示。

圖1：GGNMOS TLP IV-Curve&防護窗口

如下圖2實際管腳的TLP IV curve圖所示，可以看到GGNMOS在Vt1=8V左右觸發防護，并且提供了It2=2.0A左右的防護能力，根據HBM靜電放電模型（R=1.5KΩ），大致可以推算等效HBM 3KV（2A*1.5K=3KV）的HBM靜電防護能力。

圖2：實測GGNMOS TLP IV-Curve

28nm以下的先進工藝，器件channel length/oxide厚度持續縮減，對應的Breakdown電壓也一再持續降低。過往0.35um~40nm工藝時代，無論IO器件或是相對脆弱的Core器件，盡管Vgs breakdown/Vds breakdown電壓持續走低，但其特性基本都延續了Vgs_bv> Vds_bv的趨勢，并且保留了一定的安全設計余量，使得靜電放電事件發生時，防護器件可以比被防護器件更先啟動，達成保護被防護器件的功能。

圖3：成熟工藝節點Breakdown Voltage

（來源：Industry Council on ESD Target Levels）

圖4：FinFET高級工藝節點Breakdown Voltage

然而來到FinFET工藝時代，如圖4所示，Vds/Vgs Breakdown電壓不僅降低到3.0V附近，遠低于65nm時代的6V，并且Vgs breakdown/Vds breakdown已經非常接近，“安全余量”窗口消失不見了，這就使傳統的防護結構特別是CDM防護受到了挑戰。

芯耀輝靜電防護設計團隊基于測試結構表現的實際Silicon數據、靜電防護和電路設計，通過防護器件選型、防護電路結構調整等方面的共同創新，達到促進防護器件提前Breakdown、降低被防護器件在放電發生時遭受的電壓降、恢復具備足夠余量的“安全窗口”，從而使得基于FinFET工藝的IP擁有了幾乎接近成熟工藝的表現，并且不會帶來漏電或者過大面積的開銷。

“TEST-TO-FAIL”的理念也深入貫徹在芯耀輝的靜電防護設計中。通常芯片級ESD測試按照JEDEC或者AECQ-100的標準執行完成后，出于測試芯片數量或者成本的考慮，靜電防護測試就算完成了。但芯耀輝靜電防護團隊的測試方案不會止步于此，秉承“TEST-TO-FAIL”的理念，團隊會盡力收集每類實測結構的最大值。如圖5所示，例中的芯片CDM+500V下，某一管腳放電波形Ipeak可以達到6A。有些尺寸較小的芯片CDM+500V對應的放電電流可能只有1~2A，如僅簡單復用1~2A 的方案，6A 產品將無法達標。得益于“TEST-TO-FAIL”的測試支出帶來的數據積累，靜電設計人員在項目開始之初就能選用合適的設計規格，確保IP開發的成功。

圖5：CDM測試電流

高度集成SoC的復雜度

所帶來的挑戰

先進的SoC芯片不僅采用FinFET高級工藝以持續提升產品性能和競爭優勢，而且集成度、復雜度也越來越高，如圖6為芯耀輝科技的一款測試芯片Ball POD，就具備幾百個Ball。

ESD需要處理眾多不同Ball間跨電壓域的防護問題，相比單一器件級的產品會復雜很多。

圖6：測試芯片Ball POD

系統級靜電防護

設計帶來的挑戰

SoC芯片組裝系統后，按照IEC-61000-4-2標準進行電子槍接觸放電或者空氣放電測試的時候，還會有芯片重啟、芯片管腳電路燒壞等現象出現，有些現象可以通過串聯外接電阻，并聯TVS防護器件解決。傳統的防護觀念認為這是系統級別防護的問題，需要系統級別進行優化。但在芯片設計階段也應有相應的方式給予提升，比如在芯片FloorPlan設計階段，可以對于芯片敏感信號例如CLOCK/Reset信號進行隔離，IO/ESD單元庫設計階段對特定管腳提高耐壓度等，可以使得系統級別實現達標更為容易，這些需要靜電防護設計團隊結合芯片級、封裝級、系統級等各設計階段給予考慮。

高速接口性能需求所帶來的靜電防護設計挑戰

先進工藝的使用，使得高速接口設計指標可以不斷攀升，ESD防護電路中過大的寄生電容將會使得電路帶寬受損，影響性能。實際設計中我們使用T-Coil防護結構，ESD和模擬電路設計，經過多次的迭代，在不損失靜電防護性能的情況下保證了電路帶寬性能的達標，圖8展示了我們協同設計的效果。

圖7：High Speed Serial Link Data Rates and HBM Protection levels vs Capacitive Loading requirements

（來源：Industry Council on ESD Target Levels）

圖8：T-Coil結構優化前后仿真對比

完善而先進的SoC靜電防護

設計方法和流程

大型復雜SoC項目的實現往往是由不同團隊共同協作完成，從基礎的模塊設計到芯片頂層集成各開發節點，如何把靜電防護相關的各環節（如圖9所示）嵌入到整個項目的開發流程中，是一個巨大的挑戰。芯耀輝有完整的SoC靜電防護設計方法、流程和工具，讓各個設計團隊可以逐層確保IP/Die/Chip的靜電防護能力，從而保證SoC Chip系統芯片靜電防護順利達標。

圖9：SoC ESD設計流程環節

以實際設計為例，靜電防護設計工程師推薦的防護方案，在實際的電路實現中有可能會有偏差，如圖12所示，以致無法完全達到理想的防護效果。完善的防護流程則可以有效的避免此類偏差的出現。

圖10：推薦方案和實際實現之間的不符合

自主開發的靜電防護可靠性

設計的自動檢查流程和工具

為應對設計的高復雜度和巨大工作量，基于EDA工具的ESD自動化檢查方案應運而生，芯耀輝科技ESD團隊總結大量的量產實戰經驗后形成規則建議，并由公司CAD團隊自主開發了ESD可靠性設計的自動檢查流程方案，分別覆蓋：（1）電路級別檢查（2）版圖級別檢查（3）靜電防護通路寄生電阻（P2P）和電流密度檢查（CD）

圖11：自主開發的ESD可靠性設計自動檢查流程方案

圖12是電流密度（CD）檢查的一條示例，以HBM 2KV為例，注入的ESD電流等效為1.33A，如果放電路徑Diode Metal寬度或者VIA個數不能支撐2KV需求，則會報出該處坐標位置。另外需要提及的是，大封裝規模SoC芯片CDM 500V對應的電流超過了6A，HBM 1.33A有時候并不能覆蓋CDM的要求，需要設定更大的注入電流，芯耀輝自行開發的CAD Flow可以根據實際需求賦予不同的激勵電流，以保證覆蓋規格要求。

圖12：CD path check示例

除了包含Chip level ESD/Latch-up相關的檢查和設計規則以外，在量產階段，ESD失效也經常包含了RDL/Package等相關的設計問題而導致的靜電防護失效，芯耀輝的靜電防護設計團隊也在這些方面積累了大量的失效分析和處理經驗。一些實際量產中的失效案例在相關文獻中也有過許多報道。

靜電防護防護規則自動化檢查流程的建立，一方面使得靜電防護工程師免于人工檢查面對的巨大工作量，也使得集體經驗能夠得以積累和傳承，使得產品質量能夠以精確的量化數據來支撐。

總結

靜電防護設計在之前一直被認為是半導體設計中的煉金術和黑魔法，高度依賴實踐的經驗，但實際更需要扎實的理論支撐以及系統性的設計方法。大量的實際工藝器件的試驗數據仍然是重要的靜電防護設計基礎；復雜的設計和需求使得靜電防護設計和模擬電路、硬件系統之間的聯合設計也越來越多，完善而先進的SoC靜電防護設計方法和流程使得SoC設計的各團隊能夠有明確的實現方法來保障芯片級及系統級的靜電防護能力；自動化檢查的方法和流程作為實際測試數據、團隊經驗的總結，使得芯片的靜電防護性能在Tapeout之前就具備扎實的設計理論數據作為支撐。

芯耀輝的靜電防護設計團隊擁有完整的靜電防護解決方案，結合靜電防護技術、自動化工具的檢查方法和流程、聯合設計的方法和流程，以保證芯片靜電防護的達標。當復雜度越來越高、速度越來越快的SoC設計給芯片設計帶來了巨大的挑戰，芯耀輝已經具備為客戶提供解決先進工藝下所涉及的各項挑戰的能力，用高質量IP和完整的SoC前后端服務，幫助合作伙伴加速SoC開發，助力客戶SoC量產。

來源：芯耀輝科技