從正式發(fā)布至今,PCI Express?(PCIe?)發(fā)展迅速,在現(xiàn)代數(shù)字世界中無處不在,已經(jīng)成為高性能計(jì)算、人工智能/機(jī)器學(xué)習(xí)(ML)加速器、網(wǎng)絡(luò)適配器和固態(tài)存儲(chǔ)等應(yīng)用不可或缺的一項(xiàng)技術(shù)。不僅如此,PCIe技術(shù)近期在速度和延遲方面取得的突破讓其在存儲(chǔ)器架構(gòu)中也獲得了廣泛應(yīng)用(例如通過PCIe/CXL插槽連接的持久內(nèi)存和DRAM)。
人工智能/機(jī)器學(xué)習(xí)(ML)應(yīng)用的變革以及企業(yè)工作負(fù)載加速遷移至云端的趨勢(shì),持續(xù)推動(dòng)數(shù)據(jù)流量前所未有的增長(zhǎng)。為了應(yīng)對(duì)未來對(duì)數(shù)據(jù)帶寬的需求,PCI-SIG于2019年發(fā)布了PCIe 6.0,將數(shù)據(jù)傳輸速率翻倍至64GT/s。最終版PCIe 6.0標(biāo)準(zhǔn)已于2022年1月正式發(fā)布。
IO帶寬增長(zhǎng)預(yù)測(cè)和PCIe標(biāo)準(zhǔn)的演化(圖片:Cadence)
PCIe 6.0的主要挑戰(zhàn)
將I/O帶寬從PCIe 5.0的32GT/s翻倍至64GT/s給信號(hào)完整性(SI)帶來了巨大挑戰(zhàn)。PCIe向后兼容的需求必須持續(xù)支持PCB、連接頭和擴(kuò)展卡等傳統(tǒng)通道。數(shù)據(jù)速率為32GT/s且采用不歸零制(NRZ)編碼時(shí),傳統(tǒng)通道的插入損耗總和在奈奎斯特頻率(16GHz)下可達(dá)到36dB以上;當(dāng)速率提升至64GT/s NRZ時(shí),奈奎斯特頻率翻倍至32GHz,通道的頻率相關(guān)損耗將增加到70dB以上。如此的全通道信號(hào)損失將令噪音完全無法識(shí)別,傳輸?shù)臄?shù)據(jù)將無法被有效還原。
PAM4加持PCIe
將信號(hào)調(diào)制模式從非歸零編碼(NRZ)改至四電平脈沖幅度調(diào)制(PAM4)是PCIe 6.0克服通道信號(hào)損失挑戰(zhàn)的方法。PAM4是一種多電平信號(hào)傳輸技術(shù),每個(gè)單位時(shí)間(UI)傳輸2比特,而NRZ每個(gè)單位時(shí)間僅傳輸1比特(見圖2)。采用PAM4信號(hào)調(diào)制技術(shù)的PCIe 6.0每個(gè)UI可以傳輸2比特?cái)?shù)據(jù),數(shù)據(jù)速率在奈奎斯特頻率不變的情況下增加一倍,成為PCIe 6.0的一大優(yōu)勢(shì)。通道損失也因此與PCIe 5.0一樣可控。
PAM4信號(hào)調(diào)制(圖片:Cadence)
然而,升級(jí)至采用PAM4信號(hào)調(diào)制的PCIe版本還需要解決一系列挑戰(zhàn),并應(yīng)對(duì)因此導(dǎo)致的復(fù)雜性上升。幸運(yùn)的是,Cadence對(duì)PAM4并不陌生。早在2017年,Cadence就通過對(duì)Nusemi公司的收購開始研發(fā)112Gb/s的PAM4技術(shù)。今天,Cadence已經(jīng)是多個(gè)先進(jìn)FinFET節(jié)點(diǎn)下112G/56G PAM4 SerDes IP的領(lǐng)先供應(yīng)商,客戶使用我們的IP已經(jīng)開發(fā)出多項(xiàng)成功的芯片設(shè)計(jì)。
協(xié)議更新,為效率而生
PIPE到控制器的接口也升級(jí)到了6.0版本,延遲進(jìn)一步降低。
PCIe 6.0標(biāo)準(zhǔn)引入了流控制單元的概念(FLIT),與PAM4所需的前向糾錯(cuò)(FEC)高效協(xié)同,為采用最常見配置的主流負(fù)載提供更低的延遲。
PCIe前代版本通過動(dòng)態(tài)鏈路帶寬和低功耗狀態(tài)實(shí)現(xiàn)節(jié)能。但在此過程中,動(dòng)態(tài)鏈路帶寬會(huì)干擾數(shù)據(jù)流的傳輸。PCIe 6.0采用全新的低功耗狀態(tài)L0p,可在不干擾數(shù)據(jù)流的前提下允許功耗相對(duì)帶寬的按比例調(diào)整。
Cadence針對(duì)PCIe 6.0的完整IP解決方案
Cadence的PCIe PHY和控制器解決方案(圖片:Cadence)
Cadence致力于引領(lǐng)行業(yè)采用最新的PCIe 6.0標(biāo)準(zhǔn),用PCIe 6.0 IP解決方案應(yīng)對(duì)前沿領(lǐng)域快速變革的技術(shù)需求。過去20年,Cadence一直是PCIe PHY和控制器的領(lǐng)先供應(yīng)商。采用Cadence領(lǐng)先的PAM4技術(shù)以及經(jīng)過驗(yàn)證的112G/56G PAM4以太網(wǎng)PHY IP,結(jié)合在PCIe領(lǐng)域深厚的經(jīng)驗(yàn),Cadence致力于為市場(chǎng)提供最先進(jìn)的PCIe 6.0 PHY和控制器IP。
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