先進的測試設(shè)計 （DFT） 技術(shù)提供了高效的測試解決方案，以應(yīng)對更高的測試成本、更高的功耗、測試面積和更低幾何尺寸的引腳數(shù)。

先進的測試設(shè)計 （DFT）技術(shù)提供了高效的測試解決方案，通過提高順序觸發(fā)器的可控性和可觀察性來處理更高的測試成本、更高的功耗、更高的測試面積和更小尺寸的引腳數(shù)。反過來，這提高了 SoC 的良率。可靠性和可測試性是當(dāng)今 ASIC 世界的重要因素。

SoC 只不過是在單個硅襯底上集成多個處理器內(nèi)核、微控制器、接口、DSP（數(shù)字信號處理器）和存儲器的集成電路。在這個時代，它是任何數(shù)字系統(tǒng)中最重要的部分之一，因為它有助于節(jié)省電力、成本和空間。

內(nèi)核只不過是 SoC 設(shè)計公司的知識產(chǎn)權(quán)或 IP 內(nèi)核。SoC 設(shè)計公司為內(nèi)核提供測試，而 SoC 設(shè)計人員提供對嵌入在芯片上的內(nèi)核的測試訪問。它是通過插入帶有測試邏輯的包裝器結(jié)構(gòu)來插入包裝器鏈的層次結(jié)構(gòu)。我們可以最大限度地減少核心測試問題，并可以減少 SoC 的頂層管腳數(shù)。

本文簡要介紹了分層 DFT 技術(shù)的重要性，該技術(shù)利用包裝鏈來克服測試大型 SoC 設(shè)計的問題。它顯著減少了 ATPG 測試時間、內(nèi)存占用和引腳數(shù)。最終，它縮短了上市時間。

測試核心包裝器

對于 DFT，可以在 SoC 級集成之前單獨測試每個內(nèi)核。在進行集成時，當(dāng)它們配置為內(nèi)部測試模式時，可以單獨或分組測試內(nèi)核的內(nèi)部邏輯。但是，當(dāng)配置為外部測試模式時，可以測試內(nèi)核的周邊邏輯。通過這樣做，我們主要關(guān)心的是在不同的配置中劃分 SoC 測試，以大大減少模式生成工作，進而減少測試時間。

包裝細(xì)胞結(jié)構(gòu)

測試包裝模式

向內(nèi)或 INTEST 模式

在 INTEST 模式下，通過驅(qū)動輸入包裝單元的輸入，我們測試分區(qū)并通過輸出包裝單元捕獲輸出。這是通過禁用內(nèi)核外部的掃描鏈來完成的。它有助于使用 ATPG 對分區(qū)核心進行隔離測試。在捕獲期間，輸入包裝器單元使用單獨的輸入包裝器掃描啟用信號進行移位，這避免了從分區(qū)外部捕獲 x。而輸出包裝單元捕獲分區(qū)的內(nèi)部狀態(tài)。

（圖［2］：向內(nèi)（測試）模式）

外向或 EXTEST 模式

在 EXTEST 模式下，封裝器被啟用并配置為驅(qū)動和捕獲設(shè)計之外的數(shù)據(jù)。它本質(zhì)上通過在這種模式下繞過它來禁用內(nèi)部鏈。因此，它也減少了 ATPG 測試時間。要測試分區(qū)和展開邏輯之間的頂層邏輯，我們可以使用這種模式。在捕獲階段，值被分區(qū)外的輸入包裝單元捕獲，并且輸出包裝單元在捕獲期間移動，以避免從分區(qū)的未驅(qū)動的內(nèi)部掃描鏈中捕獲 x。

（圖［3］：外向（外部）模式）

分層 DFT 方法

（圖［4］：分層DFT實現(xiàn)（從核心到芯片級））

大型設(shè)計問題，如工具內(nèi)存、大 ATPG 運行時間和引腳限制，可以通過分層 DFT 技術(shù)解決。在這種方法中，芯片可以被分成多個更小的塊或內(nèi)核，可以有效地訪問和處理。由于在核心級別生成模式，它會減少引腳數(shù)、內(nèi)存和測試運行時間。也可以并行運行內(nèi)核。

每當(dāng)內(nèi)核配置為內(nèi)部模式時，輸入包裝器就會啟動到內(nèi)核中，并且輸出包裝器會觀察內(nèi)核輸出。在這種情況下，將測試包裝器邊界內(nèi)的核心邏輯。所有鏈都連接到壓縮器，它生成可以重新定位到頂層的核心級別模式。它還有助于合并多個核心的模式。對于外部模式，所有包裝鏈都連接到核心邊界，并為頂層生成模式。當(dāng)涉及到全芯片級時，所有包裝器鏈和頂級鏈都連接到頂級壓縮器。

分層 DFT 流

（圖［5］：測試訪問機制）

圖 5 顯示了頂層管腳在各個內(nèi)核層壓縮器邏輯和頂層壓縮器邏輯之間共享。它導(dǎo)致執(zhí)行分層 DFT 的頂層芯片管腳減少。可以單獨測試單個內(nèi)核，也可以并行測試以減少測試時間。掃描插入到塊級別。當(dāng)塊在頂層組裝時，鏈可以通過以下兩種方式之一連接：連接或直接連接到 I/O。在級聯(lián)掃描鏈方法中，來自一個塊的掃描鏈與來自另一個塊的鏈級聯(lián)。

分層 DFT 的優(yōu)點/缺點：

使用分層 DFT 的一些優(yōu)點是：

通過使用自動化工具，我們可以在 SoC 級別組裝核心級別的鏈。

如果核心層級鏈?zhǔn)瞧胶獾模敲垂ぞ呔秃苋菀灼胶?SOC 層級鏈。

通過保持有限數(shù)量的用于掃描鏈的引腳是可以管理的。

它提供了更多的核心級渠道。

ATPG 運行時間更短，需要更少的內(nèi)存，從而顯著減少了測試時間。

一些缺點是：

當(dāng)設(shè)計包含多個時鐘邊沿并在掃描鏈穿過內(nèi)核時在上升沿和下降沿之間來回遍歷時導(dǎo)致移位問題時觸發(fā)觸發(fā)器。

為了避免時序問題，我們必須通過使用鎖定鎖存器來處理內(nèi)核級別和 SoC 級別的不同時鐘域。

萬一，在單核級別出現(xiàn)的時序問題可能會損壞所有其他內(nèi)核，因為鏈在多個內(nèi)核中使用。

在本文中，我們探討了包裝器的重要性和包裝器單元的類型。如上所述，包裝器的特征和功能訪問以及包裝器對不同塊的訪問。我們已經(jīng)看到了使用包裝器的分層 DFT 方法以及圍繞核心邏輯的包裝器單元的互連。最后，我們提到了包裝器的生成以及如何使用包裝器核心來最小化面積和性能影響。分層核心包裝器具有廣泛的工業(yè)用途，我們已經(jīng)展示了使用包裝器單元的結(jié)果。eInfochips為大型 SoC 使用分層 DFT 實施成功地為其大多數(shù)客戶 提供DFT 解決方案。

作者：Sunil Bhatt，Chintan Panchal，B. Ashok Kumar

審核編輯：郭婷